# NOTE: Assertions have been autogenerated by utils/update_mca_test_checks.py # RUN: llvm-mca -mtriple=riscv64 -mcpu=spacemit-x60 -iterations=1 -instruction-tables=full < %s | FileCheck %s # Min/max operations vsetvli x28, x0, e8, mf2, tu, mu vmax.vv v8, v8, v8 vsetvli x28, x0, e8, mf4, tu, mu vmax.vv v8, v8, v8 vsetvli x28, x0, e8, mf8, tu, mu vmax.vv v8, v8, v8 vsetvli x28, x0, e8, m1, tu, mu vmax.vv v8, v8, v8 vsetvli x28, x0, e8, m2, tu, mu vmax.vv v8, v8, v8 vsetvli x28, x0, e8, m4, tu, mu vmax.vv v8, v8, v8 vsetvli x28, x0, e8, m8, tu, mu vmax.vv v8, v8, v8 vsetvli x28, x0, e16, mf2, tu, mu vmax.vv v8, v8, v8 vsetvli x28, x0, e16, mf4, tu, mu vmax.vv v8, v8, v8 vsetvli x28, x0, e16, m1, tu, mu vmax.vv v8, v8, v8 vsetvli x28, x0, e16, m2, tu, mu vmax.vv v8, v8, v8 vsetvli x28, x0, e16, m4, tu, mu vmax.vv v8, v8, v8 vsetvli x28, x0, e16, m8, tu, mu vmax.vv v8, v8, v8 vsetvli x28, x0, e32, mf2, tu, mu vmax.vv v8, v8, v8 vsetvli x28, x0, e32, m1, tu, mu vmax.vv v8, v8, v8 vsetvli x28, x0, e32, m2, tu, mu vmax.vv v8, v8, v8 vsetvli x28, x0, e32, m4, tu, mu vmax.vv v8, v8, v8 vsetvli x28, x0, e32, m8, tu, mu vmax.vv v8, v8, v8 vsetvli x28, x0, e64, m1, tu, mu vmax.vv v8, v8, v8 vsetvli x28, x0, e64, m2, tu, mu vmax.vv v8, v8, v8 vsetvli x28, x0, e64, m4, tu, mu vmax.vv v8, v8, v8 vsetvli x28, x0, e64, m8, tu, mu vmax.vv v8, v8, v8 vsetvli x28, x0, e8, mf2, tu, mu vmax.vx v8, v8, x30 vsetvli x28, x0, e8, mf4, tu, mu vmax.vx v8, v8, x30 vsetvli x28, x0, e8, mf8, tu, mu vmax.vx v8, v8, x30 vsetvli x28, x0, e8, m1, tu, mu vmax.vx v8, v8, x30 vsetvli x28, x0, e8, m2, tu, mu vmax.vx v8, v8, x30 vsetvli x28, x0, e8, m4, tu, mu vmax.vx v8, v8, x30 vsetvli x28, x0, e8, m8, tu, mu vmax.vx v8, v8, x30 vsetvli x28, x0, e16, mf2, tu, mu vmax.vx v8, v8, x30 vsetvli x28, x0, e16, mf4, tu, mu vmax.vx v8, v8, x30 vsetvli x28, x0, e16, m1, tu, mu vmax.vx v8, v8, x30 vsetvli x28, x0, e16, m2, tu, mu vmax.vx v8, v8, x30 vsetvli x28, x0, e16, m4, tu, mu vmax.vx v8, v8, x30 vsetvli x28, x0, e16, m8, tu, mu vmax.vx v8, v8, x30 vsetvli x28, x0, e32, mf2, tu, mu vmax.vx v8, v8, x30 vsetvli x28, x0, e32, m1, tu, mu vmax.vx v8, v8, x30 vsetvli x28, x0, e32, m2, tu, mu vmax.vx v8, v8, x30 vsetvli x28, x0, e32, m4, tu, mu vmax.vx v8, v8, x30 vsetvli x28, x0, e32, m8, tu, mu vmax.vx v8, v8, x30 vsetvli x28, x0, e64, m1, tu, mu vmax.vx v8, v8, x30 vsetvli x28, x0, e64, m2, tu, mu vmax.vx v8, v8, x30 vsetvli x28, x0, e64, m4, tu, mu vmax.vx v8, v8, x30 vsetvli x28, x0, e64, m8, tu, mu vmax.vx v8, v8, x30 vsetvli x28, x0, e8, mf2, tu, mu vmaxu.vv v8, v8, v8 vsetvli x28, x0, e8, mf4, tu, mu vmaxu.vv v8, v8, v8 vsetvli x28, x0, e8, mf8, tu, mu vmaxu.vv v8, v8, v8 vsetvli x28, x0, e8, m1, tu, mu vmaxu.vv v8, v8, v8 vsetvli x28, x0, e8, m2, tu, mu vmaxu.vv v8, v8, v8 vsetvli x28, x0, e8, m4, tu, mu vmaxu.vv v8, v8, v8 vsetvli x28, x0, e8, m8, tu, mu vmaxu.vv v8, v8, v8 vsetvli x28, x0, e16, mf2, tu, mu vmaxu.vv v8, v8, v8 vsetvli x28, x0, e16, mf4, tu, mu vmaxu.vv v8, v8, v8 vsetvli x28, x0, e16, m1, tu, mu vmaxu.vv v8, v8, v8 vsetvli x28, x0, e16, m2, tu, mu vmaxu.vv v8, v8, v8 vsetvli x28, x0, e16, m4, tu, mu vmaxu.vv v8, v8, v8 vsetvli x28, x0, e16, m8, tu, mu vmaxu.vv v8, v8, v8 vsetvli x28, x0, e32, mf2, tu, mu vmaxu.vv v8, v8, v8 vsetvli x28, x0, e32, m1, tu, mu vmaxu.vv v8, v8, v8 vsetvli x28, x0, e32, m2, tu, mu vmaxu.vv v8, v8, v8 vsetvli x28, x0, e32, m4, tu, mu vmaxu.vv v8, v8, v8 vsetvli x28, x0, e32, m8, tu, mu vmaxu.vv v8, v8, v8 vsetvli x28, x0, e64, m1, tu, mu vmaxu.vv v8, v8, v8 vsetvli x28, x0, e64, m2, tu, mu vmaxu.vv v8, v8, v8 vsetvli x28, x0, e64, m4, tu, mu vmaxu.vv v8, v8, v8 vsetvli x28, x0, e64, m8, tu, mu vmaxu.vv v8, v8, v8 vsetvli x28, x0, e8, mf2, tu, mu vmaxu.vx v8, v8, x30 vsetvli x28, x0, e8, mf4, tu, mu vmaxu.vx v8, v8, x30 vsetvli x28, x0, e8, mf8, tu, mu vmaxu.vx v8, v8, x30 vsetvli x28, x0, e8, m1, tu, mu vmaxu.vx v8, v8, x30 vsetvli x28, x0, e8, m2, tu, mu vmaxu.vx v8, v8, x30 vsetvli x28, x0, e8, m4, tu, mu vmaxu.vx v8, v8, x30 vsetvli x28, x0, e8, m8, tu, mu vmaxu.vx v8, v8, x30 vsetvli x28, x0, e16, mf2, tu, mu vmaxu.vx v8, v8, x30 vsetvli x28, x0, e16, mf4, tu, mu vmaxu.vx v8, v8, x30 vsetvli x28, x0, e16, m1, tu, mu vmaxu.vx v8, v8, x30 vsetvli x28, x0, e16, m2, tu, mu vmaxu.vx v8, v8, x30 vsetvli x28, x0, e16, m4, tu, mu vmaxu.vx v8, v8, x30 vsetvli x28, x0, e16, m8, tu, mu vmaxu.vx v8, v8, x30 vsetvli x28, x0, e32, mf2, tu, mu vmaxu.vx v8, v8, x30 vsetvli x28, x0, e32, m1, tu, mu vmaxu.vx v8, v8, x30 vsetvli x28, x0, e32, m2, tu, mu vmaxu.vx v8, v8, x30 vsetvli x28, x0, e32, m4, tu, mu vmaxu.vx v8, v8, x30 vsetvli x28, x0, e32, m8, tu, mu vmaxu.vx v8, v8, x30 vsetvli x28, x0, e64, m1, tu, mu vmaxu.vx v8, v8, x30 vsetvli x28, x0, e64, m2, tu, mu vmaxu.vx v8, v8, x30 vsetvli x28, x0, e64, m4, tu, mu vmaxu.vx v8, v8, x30 vsetvli x28, x0, e64, m8, tu, mu vmaxu.vx v8, v8, x30 vsetvli x28, x0, e8, mf2, tu, mu vmin.vv v8, v8, v8 vsetvli x28, x0, e8, mf4, tu, mu vmin.vv v8, v8, v8 vsetvli x28, x0, e8, mf8, tu, mu vmin.vv v8, v8, v8 vsetvli x28, x0, e8, m1, tu, mu vmin.vv v8, v8, v8 vsetvli x28, x0, e8, m2, tu, mu vmin.vv v8, v8, v8 vsetvli x28, x0, e8, m4, tu, mu vmin.vv v8, v8, v8 vsetvli x28, x0, e8, m8, tu, mu vmin.vv v8, v8, v8 vsetvli x28, x0, e16, mf2, tu, mu vmin.vv v8, v8, v8 vsetvli x28, x0, e16, mf4, tu, mu vmin.vv v8, v8, v8 vsetvli x28, x0, e16, m1, tu, mu vmin.vv v8, v8, v8 vsetvli x28, x0, e16, m2, tu, mu vmin.vv v8, v8, v8 vsetvli x28, x0, e16, m4, tu, mu vmin.vv v8, v8, v8 vsetvli x28, x0, e16, m8, tu, mu vmin.vv v8, v8, v8 vsetvli x28, x0, e32, mf2, tu, mu vmin.vv v8, v8, v8 vsetvli x28, x0, e32, m1, tu, mu vmin.vv v8, v8, v8 vsetvli x28, x0, e32, m2, tu, mu vmin.vv v8, v8, v8 vsetvli x28, x0, e32, m4, tu, mu vmin.vv v8, v8, v8 vsetvli x28, x0, e32, m8, tu, mu vmin.vv v8, v8, v8 vsetvli x28, x0, e64, m1, tu, mu vmin.vv v8, v8, v8 vsetvli x28, x0, e64, m2, tu, mu vmin.vv v8, v8, v8 vsetvli x28, x0, e64, m4, tu, mu vmin.vv v8, v8, v8 vsetvli x28, x0, e64, m8, tu, mu vmin.vv v8, v8, v8 vsetvli x28, x0, e8, mf2, tu, mu vmin.vx v8, v8, x30 vsetvli x28, x0, e8, mf4, tu, mu vmin.vx v8, v8, x30 vsetvli x28, x0, e8, mf8, tu, mu vmin.vx v8, v8, x30 vsetvli x28, x0, e8, m1, tu, mu vmin.vx v8, v8, x30 vsetvli x28, x0, e8, m2, tu, mu vmin.vx v8, v8, x30 vsetvli x28, x0, e8, m4, tu, mu vmin.vx v8, v8, x30 vsetvli x28, x0, e8, m8, tu, mu vmin.vx v8, v8, x30 vsetvli x28, x0, e16, mf2, tu, mu vmin.vx v8, v8, x30 vsetvli x28, x0, e16, mf4, tu, mu vmin.vx v8, v8, x30 vsetvli x28, x0, e16, m1, tu, mu vmin.vx v8, v8, x30 vsetvli x28, x0, e16, m2, tu, mu vmin.vx v8, v8, x30 vsetvli x28, x0, e16, m4, tu, mu vmin.vx v8, v8, x30 vsetvli x28, x0, e16, m8, tu, mu vmin.vx v8, v8, x30 vsetvli x28, x0, e32, mf2, tu, mu vmin.vx v8, v8, x30 vsetvli x28, x0, e32, m1, tu, mu vmin.vx v8, v8, x30 vsetvli x28, x0, e32, m2, tu, mu vmin.vx v8, v8, x30 vsetvli x28, x0, e32, m4, tu, mu vmin.vx v8, v8, x30 vsetvli x28, x0, e32, m8, tu, mu vmin.vx v8, v8, x30 vsetvli x28, x0, e64, m1, tu, mu vmin.vx v8, v8, x30 vsetvli x28, x0, e64, m2, tu, mu vmin.vx v8, v8, x30 vsetvli x28, x0, e64, m4, tu, mu vmin.vx v8, v8, x30 vsetvli x28, x0, e64, m8, tu, mu vmin.vx v8, v8, x30 vsetvli x28, x0, e8, mf2, tu, mu vminu.vv v8, v8, v8 vsetvli x28, x0, e8, mf4, tu, mu vminu.vv v8, v8, v8 vsetvli x28, x0, e8, mf8, tu, mu vminu.vv v8, v8, v8 vsetvli x28, x0, e8, m1, tu, mu vminu.vv v8, v8, v8 vsetvli x28, x0, e8, m2, tu, mu vminu.vv v8, v8, v8 vsetvli x28, x0, e8, m4, tu, mu vminu.vv v8, v8, v8 vsetvli x28, x0, e8, m8, tu, mu vminu.vv v8, v8, v8 vsetvli x28, x0, e16, mf2, tu, mu vminu.vv v8, v8, v8 vsetvli x28, x0, e16, mf4, tu, mu vminu.vv v8, v8, v8 vsetvli x28, x0, e16, m1, tu, mu vminu.vv v8, v8, v8 vsetvli x28, x0, e16, m2, tu, mu vminu.vv v8, v8, v8 vsetvli x28, x0, e16, m4, tu, mu vminu.vv v8, v8, v8 vsetvli x28, x0, e16, m8, tu, mu vminu.vv v8, v8, v8 vsetvli x28, x0, e32, mf2, tu, mu vminu.vv v8, v8, v8 vsetvli x28, x0, e32, m1, tu, mu vminu.vv v8, v8, v8 vsetvli x28, x0, e32, m2, tu, mu vminu.vv v8, v8, v8 vsetvli x28, x0, e32, m4, tu, mu vminu.vv v8, v8, v8 vsetvli x28, x0, e32, m8, tu, mu vminu.vv v8, v8, v8 vsetvli x28, x0, e64, m1, tu, mu vminu.vv v8, v8, v8 vsetvli x28, x0, e64, m2, tu, mu vminu.vv v8, v8, v8 vsetvli x28, x0, e64, m4, tu, mu vminu.vv v8, v8, v8 vsetvli x28, x0, e64, m8, tu, mu vminu.vv v8, v8, v8 vsetvli x28, x0, e8, mf2, tu, mu vminu.vx v8, v8, x30 vsetvli x28, x0, e8, mf4, tu, mu vminu.vx v8, v8, x30 vsetvli x28, x0, e8, mf8, tu, mu vminu.vx v8, v8, x30 vsetvli x28, x0, e8, m1, tu, mu vminu.vx v8, v8, x30 vsetvli x28, x0, e8, m2, tu, mu vminu.vx v8, v8, x30 vsetvli x28, x0, e8, m4, tu, mu vminu.vx v8, v8, x30 vsetvli x28, x0, e8, m8, tu, mu vminu.vx v8, v8, x30 vsetvli x28, x0, e16, mf2, tu, mu vminu.vx v8, v8, x30 vsetvli x28, x0, e16, mf4, tu, mu vminu.vx v8, v8, x30 vsetvli x28, x0, e16, m1, tu, mu vminu.vx v8, v8, x30 vsetvli x28, x0, e16, m2, tu, mu vminu.vx v8, v8, x30 vsetvli x28, x0, e16, m4, tu, mu vminu.vx v8, v8, x30 vsetvli x28, x0, e16, m8, tu, mu vminu.vx v8, v8, x30 vsetvli x28, x0, e32, mf2, tu, mu vminu.vx v8, v8, x30 vsetvli x28, x0, e32, m1, tu, mu vminu.vx v8, v8, x30 vsetvli x28, x0, e32, m2, tu, mu vminu.vx v8, v8, x30 vsetvli x28, x0, e32, m4, tu, mu vminu.vx v8, v8, x30 vsetvli x28, x0, e32, m8, tu, mu vminu.vx v8, v8, x30 vsetvli x28, x0, e64, m1, tu, mu vminu.vx v8, v8, x30 vsetvli x28, x0, e64, m2, tu, mu vminu.vx v8, v8, x30 vsetvli x28, x0, e64, m4, tu, mu vminu.vx v8, v8, x30 vsetvli x28, x0, e64, m8, tu, mu vminu.vx v8, v8, x30 # CHECK: Resources: # CHECK-NEXT: [0] - SMX60_FP:1 # CHECK-NEXT: [1] - SMX60_IEU:2 SMX60_IEUA, SMX60_IEUB # CHECK-NEXT: [2] - SMX60_IEUA:1 # CHECK-NEXT: [3] - SMX60_IEUB:1 # CHECK-NEXT: [4] - SMX60_LS:2 # CHECK-NEXT: [5] - SMX60_VFP:1 # CHECK-NEXT: [6] - SMX60_VIEU:1 # CHECK-NEXT: [7] - SMX60_VLS:1 # CHECK: Instruction Info: # CHECK-NEXT: [1]: #uOps # CHECK-NEXT: [2]: Latency # CHECK-NEXT: [3]: RThroughput # CHECK-NEXT: [4]: MayLoad # CHECK-NEXT: [5]: MayStore # CHECK-NEXT: [6]: HasSideEffects (U) # CHECK-NEXT: [7]: Bypass Latency # CHECK-NEXT: [8]: Resources ( | [] | [,