422 lines · c
1/* SPDX-License-Identifier: GPL-2.02 *3 * Copyright 2016-2020 HabanaLabs, Ltd.4 * All Rights Reserved.5 *6 */7 8/************************************9 ** This is an auto-generated file **10 ** DO NOT EDIT BELOW **11 ************************************/12 13#ifndef ASIC_REG_PCIE_DBI_REGS_H_14#define ASIC_REG_PCIE_DBI_REGS_H_15 16/*17 *****************************************18 * PCIE_DBI19 * (Prototype: PCIE_DBI)20 *****************************************21 */22 23#define mmPCIE_DBI_DEVICE_ID_VENDOR_ID_REG 0x4C0200024 25#define mmPCIE_DBI_STATUS_COMMAND_REG 0x4C0200426 27#define mmPCIE_DBI_CLASS_CODE_REVISION_ID 0x4C0200828 29#define mmPCIE_DBI_BIST_HEADER_TYPE_LATENCY_CACHE_LINE_SIZE_REG 0x4C0200C30 31#define mmPCIE_DBI_BAR0_REG 0x4C0201032 33#define mmPCIE_DBI_BAR1_REG 0x4C0201434 35#define mmPCIE_DBI_BAR2_REG 0x4C0201836 37#define mmPCIE_DBI_BAR3_REG 0x4C0201C38 39#define mmPCIE_DBI_BAR4_REG 0x4C0202040 41#define mmPCIE_DBI_BAR5_REG 0x4C0202442 43#define mmPCIE_DBI_CARDBUS_CIS_PTR_REG 0x4C0202844 45#define mmPCIE_DBI_SUBSYSTEM_ID_SUBSYSTEM_VENDOR_ID_REG 0x4C0202C46 47#define mmPCIE_DBI_EXP_ROM_BASE_ADDR_REG 0x4C0203048 49#define mmPCIE_DBI_PCI_CAP_PTR_REG 0x4C0203450 51#define mmPCIE_DBI_MAX_LATENCY_MIN_GRANT_INTERRUPT_PIN_INTERRUPT_LINE_REG 0x4C0203C52 53#define mmPCIE_DBI_CAP_ID_NXT_PTR_REG 0x4C0204054 55#define mmPCIE_DBI_CON_STATUS_REG 0x4C0204456 57#define mmPCIE_DBI_PCI_MSI_CAP_ID_NEXT_CTRL_REG 0x4C0205058 59#define mmPCIE_DBI_MSI_CAP_OFF_04H_REG 0x4C0205460 61#define mmPCIE_DBI_MSI_CAP_OFF_08H_REG 0x4C0205862 63#define mmPCIE_DBI_MSI_CAP_OFF_0CH_REG 0x4C0205C64 65#define mmPCIE_DBI_MSI_CAP_OFF_10H_REG 0x4C0206066 67#define mmPCIE_DBI_MSI_CAP_OFF_14H_REG 0x4C0206468 69#define mmPCIE_DBI_PCIE_CAP_ID_PCIE_NEXT_CAP_PTR_PCIE_CAP_REG 0x4C0207070 71#define mmPCIE_DBI_DEVICE_CAPABILITIES_REG 0x4C0207472 73#define mmPCIE_DBI_DEVICE_CONTROL_DEVICE_STATUS 0x4C0207874 75#define mmPCIE_DBI_LINK_CAPABILITIES_REG 0x4C0207C76 77#define mmPCIE_DBI_LINK_CONTROL_LINK_STATUS_REG 0x4C0208078 79#define mmPCIE_DBI_DEVICE_CAPABILITIES2_REG 0x4C0209480 81#define mmPCIE_DBI_DEVICE_CONTROL2_DEVICE_STATUS2_REG 0x4C0209882 83#define mmPCIE_DBI_LINK_CAPABILITIES2_REG 0x4C0209C84 85#define mmPCIE_DBI_LINK_CONTROL2_LINK_STATUS2_REG 0x4C020A086 87#define mmPCIE_DBI_PCI_MSIX_CAP_ID_NEXT_CTRL_REG 0x4C020B088 89#define mmPCIE_DBI_MSIX_TABLE_OFFSET_REG 0x4C020B490 91#define mmPCIE_DBI_MSIX_PBA_OFFSET_REG 0x4C020B892 93#define mmPCIE_DBI_AER_EXT_CAP_HDR_OFF 0x4C0210094 95#define mmPCIE_DBI_UNCORR_ERR_STATUS_OFF 0x4C0210496 97#define mmPCIE_DBI_UNCORR_ERR_MASK_OFF 0x4C0210898 99#define mmPCIE_DBI_UNCORR_ERR_SEV_OFF 0x4C0210C100 101#define mmPCIE_DBI_CORR_ERR_STATUS_OFF 0x4C02110102 103#define mmPCIE_DBI_CORR_ERR_MASK_OFF 0x4C02114104 105#define mmPCIE_DBI_ADV_ERR_CAP_CTRL_OFF 0x4C02118106 107#define mmPCIE_DBI_HDR_LOG_0_OFF 0x4C0211C108 109#define mmPCIE_DBI_HDR_LOG_1_OFF 0x4C02120110 111#define mmPCIE_DBI_HDR_LOG_2_OFF 0x4C02124112 113#define mmPCIE_DBI_HDR_LOG_3_OFF 0x4C02128114 115#define mmPCIE_DBI_TLP_PREFIX_LOG_1_OFF 0x4C02138116 117#define mmPCIE_DBI_TLP_PREFIX_LOG_2_OFF 0x4C0213C118 119#define mmPCIE_DBI_TLP_PREFIX_LOG_3_OFF 0x4C02140120 121#define mmPCIE_DBI_TLP_PREFIX_LOG_4_OFF 0x4C02144122 123#define mmPCIE_DBI_SPCIE_CAP_HEADER_REG 0x4C02148124 125#define mmPCIE_DBI_LINK_CONTROL3_REG 0x4C0214C126 127#define mmPCIE_DBI_LANE_ERR_STATUS_REG 0x4C02150128 129#define mmPCIE_DBI_SPCIE_CAP_OFF_0CH_REG 0x4C02154130 131#define mmPCIE_DBI_SPCIE_CAP_OFF_10H_REG 0x4C02158132 133#define mmPCIE_DBI_SPCIE_CAP_OFF_14H_REG 0x4C0215C134 135#define mmPCIE_DBI_SPCIE_CAP_OFF_18H_REG 0x4C02160136 137#define mmPCIE_DBI_SPCIE_CAP_OFF_1CH_REG 0x4C02164138 139#define mmPCIE_DBI_SPCIE_CAP_OFF_20H_REG 0x4C02168140 141#define mmPCIE_DBI_SPCIE_CAP_OFF_24H_REG 0x4C0216C142 143#define mmPCIE_DBI_SPCIE_CAP_OFF_28H_REG 0x4C02170144 145#define mmPCIE_DBI_PL16G_EXT_CAP_HDR_REG 0x4C02178146 147#define mmPCIE_DBI_PL16G_CAPABILITY_REG 0x4C0217C148 149#define mmPCIE_DBI_PL16G_CONTROL_REG 0x4C02180150 151#define mmPCIE_DBI_PL16G_STATUS_REG 0x4C02184152 153#define mmPCIE_DBI_PL16G_LC_DPAR_STATUS_REG 0x4C02188154 155#define mmPCIE_DBI_PL16G_FIRST_RETIMER_DPAR_STATUS_REG 0x4C0218C156 157#define mmPCIE_DBI_PL16G_SECOND_RETIMER_DPAR_STATUS_REG 0x4C02190158 159#define mmPCIE_DBI_PL16G_CAP_OFF_20H_REG 0x4C02198160 161#define mmPCIE_DBI_PL16G_CAP_OFF_24H_REG 0x4C0219C162 163#define mmPCIE_DBI_PL16G_CAP_OFF_28H_REG 0x4C021A0164 165#define mmPCIE_DBI_PL16G_CAP_OFF_2CH_REG 0x4C021A4166 167#define mmPCIE_DBI_MARGIN_EXT_CAP_HDR_REG 0x4C021A8168 169#define mmPCIE_DBI_MARGIN_PORT_CAPABILITIES_STATUS_REG 0x4C021AC170 171#define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS0_REG 0x4C021B0172 173#define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS1_REG 0x4C021B4174 175#define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS2_REG 0x4C021B8176 177#define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS3_REG 0x4C021BC178 179#define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS4_REG 0x4C021C0180 181#define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS5_REG 0x4C021C4182 183#define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS6_REG 0x4C021C8184 185#define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS7_REG 0x4C021CC186 187#define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS8_REG 0x4C021D0188 189#define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS9_REG 0x4C021D4190 191#define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS10_REG 0x4C021D8192 193#define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS11_REG 0x4C021DC194 195#define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS12_REG 0x4C021E0196 197#define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS13_REG 0x4C021E4198 199#define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS14_REG 0x4C021E8200 201#define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS15_REG 0x4C021EC202 203#define mmPCIE_DBI_LTR_CAP_HDR_REG 0x4C021F0204 205#define mmPCIE_DBI_LTR_LATENCY_REG 0x4C021F4206 207#define mmPCIE_DBI_RAS_DES_CAP_HEADER_REG 0x4C021F8208 209#define mmPCIE_DBI_VENDOR_SPECIFIC_HEADER_REG 0x4C021FC210 211#define mmPCIE_DBI_EVENT_COUNTER_CONTROL_REG 0x4C02200212 213#define mmPCIE_DBI_EVENT_COUNTER_DATA_REG 0x4C02204214 215#define mmPCIE_DBI_TIME_BASED_ANALYSIS_CONTROL_REG 0x4C02208216 217#define mmPCIE_DBI_TIME_BASED_ANALYSIS_DATA_REG 0x4C0220C218 219#define mmPCIE_DBI_TIME_BASED_ANALYSIS_DATA_63_32_REG 0x4C02210220 221#define mmPCIE_DBI_EINJ_ENABLE_REG 0x4C02228222 223#define mmPCIE_DBI_EINJ0_CRC_REG 0x4C0222C224 225#define mmPCIE_DBI_EINJ1_SEQNUM_REG 0x4C02230226 227#define mmPCIE_DBI_EINJ2_DLLP_REG 0x4C02234228 229#define mmPCIE_DBI_EINJ3_SYMBOL_REG 0x4C02238230 231#define mmPCIE_DBI_EINJ4_FC_REG 0x4C0223C232 233#define mmPCIE_DBI_EINJ5_SP_TLP_REG 0x4C02240234 235#define mmPCIE_DBI_EINJ6_COMPARE_POINT_H0_REG 0x4C02244236 237#define mmPCIE_DBI_EINJ6_COMPARE_POINT_H1_REG 0x4C02248238 239#define mmPCIE_DBI_EINJ6_COMPARE_POINT_H2_REG 0x4C0224C240 241#define mmPCIE_DBI_EINJ6_COMPARE_POINT_H3_REG 0x4C02250242 243#define mmPCIE_DBI_EINJ6_COMPARE_VALUE_H0_REG 0x4C02254244 245#define mmPCIE_DBI_EINJ6_COMPARE_VALUE_H1_REG 0x4C02258246 247#define mmPCIE_DBI_EINJ6_COMPARE_VALUE_H2_REG 0x4C0225C248 249#define mmPCIE_DBI_EINJ6_COMPARE_VALUE_H3_REG 0x4C02260250 251#define mmPCIE_DBI_EINJ6_CHANGE_POINT_H0_REG 0x4C02264252 253#define mmPCIE_DBI_EINJ6_CHANGE_POINT_H1_REG 0x4C02268254 255#define mmPCIE_DBI_EINJ6_CHANGE_POINT_H2_REG 0x4C0226C256 257#define mmPCIE_DBI_EINJ6_CHANGE_POINT_H3_REG 0x4C02270258 259#define mmPCIE_DBI_EINJ6_CHANGE_VALUE_H0_REG 0x4C02274260 261#define mmPCIE_DBI_EINJ6_CHANGE_VALUE_H1_REG 0x4C02278262 263#define mmPCIE_DBI_EINJ6_CHANGE_VALUE_H2_REG 0x4C0227C264 265#define mmPCIE_DBI_EINJ6_CHANGE_VALUE_H3_REG 0x4C02280266 267#define mmPCIE_DBI_EINJ6_TLP_REG 0x4C02284268 269#define mmPCIE_DBI_SD_CONTROL1_REG 0x4C02298270 271#define mmPCIE_DBI_SD_CONTROL2_REG 0x4C0229C272 273#define mmPCIE_DBI_SD_STATUS_L1LANE_REG 0x4C022A8274 275#define mmPCIE_DBI_SD_STATUS_L1LTSSM_REG 0x4C022AC276 277#define mmPCIE_DBI_SD_STATUS_PM_REG 0x4C022B0278 279#define mmPCIE_DBI_SD_STATUS_L2_REG 0x4C022B4280 281#define mmPCIE_DBI_SD_STATUS_L3FC_REG 0x4C022B8282 283#define mmPCIE_DBI_SD_STATUS_L3_REG 0x4C022BC284 285#define mmPCIE_DBI_SD_EQ_CONTROL1_REG 0x4C022C8286 287#define mmPCIE_DBI_SD_EQ_CONTROL2_REG 0x4C022CC288 289#define mmPCIE_DBI_SD_EQ_CONTROL3_REG 0x4C022D0290 291#define mmPCIE_DBI_SD_EQ_STATUS1_REG 0x4C022D8292 293#define mmPCIE_DBI_SD_EQ_STATUS2_REG 0x4C022DC294 295#define mmPCIE_DBI_SD_EQ_STATUS3_REG 0x4C022E0296 297#define mmPCIE_DBI_DATA_LINK_FEATURE_EXT_HDR_OFF 0x4C022F8298 299#define mmPCIE_DBI_DATA_LINK_FEATURE_CAP_OFF 0x4C022FC300 301#define mmPCIE_DBI_DATA_LINK_FEATURE_STATUS_OFF 0x4C02300302 303#define mmPCIE_DBI_ACK_LATENCY_TIMER_OFF 0x4C02700304 305#define mmPCIE_DBI_VENDOR_SPEC_DLLP_OFF 0x4C02704306 307#define mmPCIE_DBI_PORT_FORCE_OFF 0x4C02708308 309#define mmPCIE_DBI_ACK_F_ASPM_CTRL_OFF 0x4C0270C310 311#define mmPCIE_DBI_PORT_LINK_CTRL_OFF 0x4C02710312 313#define mmPCIE_DBI_LANE_SKEW_OFF 0x4C02714314 315#define mmPCIE_DBI_TIMER_CTRL_MAX_FUNC_NUM_OFF 0x4C02718316 317#define mmPCIE_DBI_SYMBOL_TIMER_FILTER_1_OFF 0x4C0271C318 319#define mmPCIE_DBI_FILTER_MASK_2_OFF 0x4C02720320 321#define mmPCIE_DBI_AMBA_MUL_OB_DECOMP_NP_SUB_REQ_CTRL_OFF 0x4C02724322 323#define mmPCIE_DBI_PL_DEBUG0_OFF 0x4C02728324 325#define mmPCIE_DBI_PL_DEBUG1_OFF 0x4C0272C326 327#define mmPCIE_DBI_TX_P_FC_CREDIT_STATUS_OFF 0x4C02730328 329#define mmPCIE_DBI_TX_NP_FC_CREDIT_STATUS_OFF 0x4C02734330 331#define mmPCIE_DBI_TX_CPL_FC_CREDIT_STATUS_OFF 0x4C02738332 333#define mmPCIE_DBI_QUEUE_STATUS_OFF 0x4C0273C334 335#define mmPCIE_DBI_VC_TX_ARBI_1_OFF 0x4C02740336 337#define mmPCIE_DBI_VC_TX_ARBI_2_OFF 0x4C02744338 339#define mmPCIE_DBI_VC0_P_RX_Q_CTRL_OFF 0x4C02748340 341#define mmPCIE_DBI_VC0_NP_RX_Q_CTRL_OFF 0x4C0274C342 343#define mmPCIE_DBI_VC0_CPL_RX_Q_CTRL_OFF 0x4C02750344 345#define mmPCIE_DBI_GEN2_CTRL_OFF 0x4C0280C346 347#define mmPCIE_DBI_PHY_STATUS_OFF 0x4C02810348 349#define mmPCIE_DBI_PHY_CONTROL_OFF 0x4C02814350 351#define mmPCIE_DBI_TRGT_MAP_CTRL_OFF 0x4C0281C352 353#define mmPCIE_DBI_CLOCK_GATING_CTRL_OFF 0x4C0288C354 355#define mmPCIE_DBI_GEN3_RELATED_OFF 0x4C02890356 357#define mmPCIE_DBI_GEN3_EQ_CONTROL_OFF 0x4C028A8358 359#define mmPCIE_DBI_GEN3_EQ_FB_MODE_DIR_CHANGE_OFF 0x4C028AC360 361#define mmPCIE_DBI_ORDER_RULE_CTRL_OFF 0x4C028B4362 363#define mmPCIE_DBI_PIPE_LOOPBACK_CONTROL_OFF 0x4C028B8364 365#define mmPCIE_DBI_MISC_CONTROL_1_OFF 0x4C028BC366 367#define mmPCIE_DBI_MULTI_LANE_CONTROL_OFF 0x4C028C0368 369#define mmPCIE_DBI_PHY_INTEROP_CTRL_OFF 0x4C028C4370 371#define mmPCIE_DBI_TRGT_CPL_LUT_DELETE_ENTRY_OFF 0x4C028C8372 373#define mmPCIE_DBI_LINK_FLUSH_CONTROL_OFF 0x4C028CC374 375#define mmPCIE_DBI_AMBA_ERROR_RESPONSE_DEFAULT_OFF 0x4C028D0376 377#define mmPCIE_DBI_AMBA_LINK_TIMEOUT_OFF 0x4C028D4378 379#define mmPCIE_DBI_AMBA_ORDERING_CTRL_OFF 0x4C028D8380 381#define mmPCIE_DBI_COHERENCY_CONTROL_1_OFF 0x4C028E0382 383#define mmPCIE_DBI_COHERENCY_CONTROL_2_OFF 0x4C028E4384 385#define mmPCIE_DBI_COHERENCY_CONTROL_3_OFF 0x4C028E8386 387#define mmPCIE_DBI_AXI_MSTR_MSG_ADDR_LOW_OFF 0x4C028F0388 389#define mmPCIE_DBI_AXI_MSTR_MSG_ADDR_HIGH_OFF 0x4C028F4390 391#define mmPCIE_DBI_PCIE_VERSION_NUMBER_OFF 0x4C028F8392 393#define mmPCIE_DBI_PCIE_VERSION_TYPE_OFF 0x4C028FC394 395#define mmPCIE_DBI_MSIX_ADDRESS_MATCH_LOW_OFF 0x4C02940396 397#define mmPCIE_DBI_MSIX_ADDRESS_MATCH_HIGH_OFF 0x4C02944398 399#define mmPCIE_DBI_MSIX_DOORBELL_OFF 0x4C02948400 401#define mmPCIE_DBI_MSIX_RAM_CTRL_OFF 0x4C0294C402 403#define mmPCIE_DBI_PL_LTR_LATENCY_OFF 0x4C02B30404 405#define mmPCIE_DBI_AUX_CLK_FREQ_OFF 0x4C02B40406 407#define mmPCIE_DBI_POWERDOWN_CTRL_STATUS_OFF 0x4C02B48408 409#define mmPCIE_DBI_PHY_VIEWPORT_CTLSTS_OFF 0x4C02B70410 411#define mmPCIE_DBI_PHY_VIEWPORT_DATA_OFF 0x4C02B74412 413#define mmPCIE_DBI_GEN4_LANE_MARGINING_1_OFF 0x4C02B80414 415#define mmPCIE_DBI_GEN4_LANE_MARGINING_2_OFF 0x4C02B84416 417#define mmPCIE_DBI_PIPE_RELATED_OFF 0x4C02B90418 419#define mmPCIE_DBI_RX_SERIALIZATION_Q_CTRL_OFF 0x4C02C00420 421#endif /* ASIC_REG_PCIE_DBI_REGS_H_ */422