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1/* SPDX-License-Identifier: GPL-2.02 *3 * Copyright 2016-2020 HabanaLabs, Ltd.4 * All Rights Reserved.5 *6 */7 8/************************************9 ** This is an auto-generated file **10 ** DO NOT EDIT BELOW **11 ************************************/12 13#ifndef ASIC_REG_PCIE_WRAP_REGS_H_14#define ASIC_REG_PCIE_WRAP_REGS_H_15 16/*17 *****************************************18 * PCIE_WRAP19 * (Prototype: PCIE_WRAP)20 *****************************************21 */22 23#define mmPCIE_WRAP_INTR_GEN_MASK_MIN_ADDR_0 0x4C0100024 25#define mmPCIE_WRAP_INTR_GEN_MASK_MIN_ADDR_1 0x4C0100426 27#define mmPCIE_WRAP_INTR_GEN_MASK_MAX_ADDR_0 0x4C0100828 29#define mmPCIE_WRAP_INTR_GEN_MASK_MAX_ADDR_1 0x4C0100C30 31#define mmPCIE_WRAP_INTR_GEN_MASK_TIMER 0x4C0101032 33#define mmPCIE_WRAP_INTR_GEN_MASK_CTRL 0x4C0101434 35#define mmPCIE_WRAP_MSIX_DOORBELL_OFF_ADDR 0x4C0101836 37#define mmPCIE_WRAP_MSIX_MASK_CTRL 0x4C0101C38 39#define mmPCIE_WRAP_PHY_FW_SRAM_ADDR_L_0 0x4C0102040 41#define mmPCIE_WRAP_PHY_FW_SRAM_ADDR_L_1 0x4C0102442 43#define mmPCIE_WRAP_PHY_FW_SRAM_ADDR_H_0 0x4C0102844 45#define mmPCIE_WRAP_PHY_FW_SRAM_ADDR_H_1 0x4C0102C46 47#define mmPCIE_WRAP_PHY_FW_SRAM_CFG_ADDR 0x4C0103048 49#define mmPCIE_WRAP_MSIX_GW 0x4C0103450 51#define mmPCIE_WRAP_MSIX_GW_VEC 0x4C0103852 53#define mmPCIE_WRAP_MSIX_GW_INTR 0x4C0103C54 55#define mmPCIE_WRAP_MSIX_GW_TABLE_0 0x4C0104056 57#define mmPCIE_WRAP_MSIX_GW_TABLE_1 0x4C0104458 59#define mmPCIE_WRAP_MSIX_GW_TABLE_2 0x4C0104860 61#define mmPCIE_WRAP_MSIX_GW_TABLE_3 0x4C0104C62 63#define mmPCIE_WRAP_MSIX_GW_TABLE_4 0x4C0105064 65#define mmPCIE_WRAP_MSIX_GW_TABLE_5 0x4C0105466 67#define mmPCIE_WRAP_MSIX_GW_TABLE_6 0x4C0105868 69#define mmPCIE_WRAP_MSIX_GW_TABLE_7 0x4C0105C70 71#define mmPCIE_WRAP_MSIX_GW_TABLE_8 0x4C0106072 73#define mmPCIE_WRAP_MSIX_GW_TABLE_9 0x4C0106474 75#define mmPCIE_WRAP_MSIX_GW_TABLE_10 0x4C0106876 77#define mmPCIE_WRAP_MSIX_GW_TABLE_11 0x4C0106C78 79#define mmPCIE_WRAP_MSIX_GW_TABLE_12 0x4C0107080 81#define mmPCIE_WRAP_MSIX_GW_TABLE_13 0x4C0107482 83#define mmPCIE_WRAP_MSIX_GW_TABLE_14 0x4C0107884 85#define mmPCIE_WRAP_MSIX_GW_TABLE_15 0x4C0107C86 87#define mmPCIE_WRAP_VUART_RX_0 0x4C0110088 89#define mmPCIE_WRAP_VUART_RX_1 0x4C0110490 91#define mmPCIE_WRAP_VUART_RX_2 0x4C0110892 93#define mmPCIE_WRAP_VUART_TX_0 0x4C0110C94 95#define mmPCIE_WRAP_VUART_TX_1 0x4C0111096 97#define mmPCIE_WRAP_VUART_TX_2 0x4C0111498 99#define mmPCIE_WRAP_MSI_GW_BLOCK 0x4C01120100 101#define mmPCIE_WRAP_PHY_FW_FSM_SIZE 0x4C0120C102 103#define mmPCIE_WRAP_HOST_ACCESS_TERMINATION 0x4C01210104 105#define mmPCIE_WRAP_ILLEGAL_LBW_REQ_CTRL 0x4C01214106 107#define mmPCIE_WRAP_ILLEGAL_LBW_REQ_ADDR_0 0x4C01218108 109#define mmPCIE_WRAP_ILLEGAL_LBW_REQ_ADDR_1 0x4C0121C110 111#define mmPCIE_WRAP_ILLEGAL_LBW_REQ_INTR 0x4C01220112 113#define mmPCIE_WRAP_OUTBOUND_ADDR_LSB 0x4C01224114 115#define mmPCIE_WRAP_LBW_WSTRB_OVRD 0x4C01228116 117#define mmPCIE_WRAP_LBW_GW_ADDR_0 0x4C01304118 119#define mmPCIE_WRAP_LBW_GW_ADDR_1 0x4C01308120 121#define mmPCIE_WRAP_LBW_GW_ADDR_2 0x4C0130C122 123#define mmPCIE_WRAP_LBW_GW_ADDR_3 0x4C01310124 125#define mmPCIE_WRAP_LBW_GW_ADDR_4 0x4C01314126 127#define mmPCIE_WRAP_LBW_GW_ADDR_5 0x4C01318128 129#define mmPCIE_WRAP_LBW_GW_ADDR_6 0x4C0131C130 131#define mmPCIE_WRAP_LBW_GW_ADDR_7 0x4C01320132 133#define mmPCIE_WRAP_LBW_GW_DATA_0 0x4C01324134 135#define mmPCIE_WRAP_LBW_GW_DATA_1 0x4C01328136 137#define mmPCIE_WRAP_LBW_GW_DATA_2 0x4C0132C138 139#define mmPCIE_WRAP_LBW_GW_DATA_3 0x4C01330140 141#define mmPCIE_WRAP_LBW_GW_DATA_4 0x4C01334142 143#define mmPCIE_WRAP_LBW_GW_DATA_5 0x4C01338144 145#define mmPCIE_WRAP_LBW_GW_DATA_6 0x4C0133C146 147#define mmPCIE_WRAP_LBW_GW_DATA_7 0x4C01340148 149#define mmPCIE_WRAP_LBW_GW_GO_0 0x4C01344150 151#define mmPCIE_WRAP_LBW_GW_GO_1 0x4C01348152 153#define mmPCIE_WRAP_LBW_GW_GO_2 0x4C0134C154 155#define mmPCIE_WRAP_LBW_GW_GO_3 0x4C01350156 157#define mmPCIE_WRAP_LBW_GW_GO_4 0x4C01354158 159#define mmPCIE_WRAP_LBW_GW_GO_5 0x4C01358160 161#define mmPCIE_WRAP_LBW_GW_GO_6 0x4C0135C162 163#define mmPCIE_WRAP_LBW_GW_GO_7 0x4C01360164 165#define mmPCIE_WRAP_LBW_GW_STATUS_0 0x4C01364166 167#define mmPCIE_WRAP_LBW_GW_STATUS_1 0x4C01368168 169#define mmPCIE_WRAP_LBW_GW_STATUS_2 0x4C0136C170 171#define mmPCIE_WRAP_LBW_GW_STATUS_3 0x4C01370172 173#define mmPCIE_WRAP_LBW_GW_STATUS_4 0x4C01374174 175#define mmPCIE_WRAP_LBW_GW_STATUS_5 0x4C01378176 177#define mmPCIE_WRAP_LBW_GW_STATUS_6 0x4C0137C178 179#define mmPCIE_WRAP_LBW_GW_STATUS_7 0x4C01380180 181#define mmPCIE_WRAP_OUTBOUND_OUTSTANDING 0x4C013F4182 183#define mmPCIE_WRAP_MASK_REQ 0x4C01404184 185#define mmPCIE_WRAP_ONE_IN_FLIGHT 0x4C01408186 187#define mmPCIE_WRAP_IND_AWPROT 0x4C0140C188 189#define mmPCIE_WRAP_SLV_AWMISC_INFO 0x4C01500190 191#define mmPCIE_WRAP_SLV_AWMISC_INFO_HDR_34DW_0 0x4C01504192 193#define mmPCIE_WRAP_SLV_AWMISC_INFO_HDR_34DW_1 0x4C01508194 195#define mmPCIE_WRAP_SLV_AWMISC_INFO_P_TAG 0x4C0150C196 197#define mmPCIE_WRAP_SLV_AWMISC_INFO_ATU_BYPAS 0x4C01510198 199#define mmPCIE_WRAP_SLV_AWMISC_INFO_FUNC_NUM 0x4C01514200 201#define mmPCIE_WRAP_SLV_AWMISC_INFO_VFUNC_ACT 0x4C01518202 203#define mmPCIE_WRAP_SLV_AWMISC_INFO_VFUNC_NUM 0x4C0151C204 205#define mmPCIE_WRAP_SLV_AWMISC_INFO_TLPPRFX 0x4C01520206 207#define mmPCIE_WRAP_SLV_ARMISC_INFO 0x4C01524208 209#define mmPCIE_WRAP_SLV_ARMISC_INFO_TLPPRFX 0x4C01528210 211#define mmPCIE_WRAP_SLV_ARMISC_INFO_ATU_BYP 0x4C0152C212 213#define mmPCIE_WRAP_SLV_ARMISC_INFO_FUNC_NUM 0x4C01530214 215#define mmPCIE_WRAP_SLV_ARMISC_INFO_VFUNC_ACT 0x4C01534216 217#define mmPCIE_WRAP_SLV_ARMISC_INFO_VFUNC_NUM 0x4C01538218 219#define mmPCIE_WRAP_MESO_FIFO_CTRL_0 0x4C01640220 221#define mmPCIE_WRAP_MESO_FIFO_CTRL_1 0x4C01644222 223#define mmPCIE_WRAP_MESO_FIFO_W_LFSR_POLY_0 0x4C01648224 225#define mmPCIE_WRAP_MESO_FIFO_W_LFSR_POLY_1 0x4C0164C226 227#define mmPCIE_WRAP_MESO_FIFO_R_LFSR_POLY_0 0x4C01650228 229#define mmPCIE_WRAP_MESO_FIFO_R_LFSR_POLY_1 0x4C01654230 231#define mmPCIE_WRAP_MESO_FIFO_W_PUSH_CNT_0 0x4C01658232 233#define mmPCIE_WRAP_MESO_FIFO_W_PUSH_CNT_1 0x4C0165C234 235#define mmPCIE_WRAP_MESO_FIFO_W_BP_CNT_0 0x4C01660236 237#define mmPCIE_WRAP_MESO_FIFO_W_BP_CNT_1 0x4C01664238 239#define mmPCIE_WRAP_MESO_FIFO_R_ERR_CNT_0 0x4C01668240 241#define mmPCIE_WRAP_MESO_FIFO_R_ERR_CNT_1 0x4C0166C242 243#define mmPCIE_WRAP_MESO_FIFO_R_POP_CNT_0 0x4C01670244 245#define mmPCIE_WRAP_MESO_FIFO_R_POP_CNT_1 0x4C01674246 247#define mmPCIE_WRAP_MESO_FIFO_W_LFSR_0 0x4C01678248 249#define mmPCIE_WRAP_MESO_FIFO_W_LFSR_1 0x4C0167C250 251#define mmPCIE_WRAP_MESO_FIFO_R_LFSR_0 0x4C01680252 253#define mmPCIE_WRAP_MESO_FIFO_R_LFSR_1 0x4C01684254 255#define mmPCIE_WRAP_MESO_FIFO_W_PUSH_LFSR_0 0x4C01688256 257#define mmPCIE_WRAP_MESO_FIFO_W_PUSH_LFSR_1 0x4C0168C258 259#define mmPCIE_WRAP_MESO_FIFO_R_POP_LFSR_0 0x4C01690260 261#define mmPCIE_WRAP_MESO_FIFO_R_POP_LFSR_1 0x4C01694262 263#define mmPCIE_WRAP_MESO_FIFO_W_BP_PERIOD_0 0x4C01698264 265#define mmPCIE_WRAP_MESO_FIFO_W_BP_PERIOD_1 0x4C0169C266 267#define mmPCIE_WRAP_MESO_FIFO_R_BP_PERIOD_0 0x4C016A0268 269#define mmPCIE_WRAP_MESO_FIFO_R_BP_PERIOD_1 0x4C016A4270 271#define mmPCIE_WRAP_MESO_FIFO_W_USED_CNT_0 0x4C016A8272 273#define mmPCIE_WRAP_MESO_FIFO_W_USED_CNT_1 0x4C016AC274 275#define mmPCIE_WRAP_MESO_FIFO_R_USED_CNT_0 0x4C016B0276 277#define mmPCIE_WRAP_MESO_FIFO_R_USED_CNT_1 0x4C016B4278 279#define mmPCIE_WRAP_P2P_TABLE_0 0x4C01900280 281#define mmPCIE_WRAP_P2P_TABLE_1 0x4C01904282 283#define mmPCIE_WRAP_P2P_TABLE_2 0x4C01908284 285#define mmPCIE_WRAP_P2P_TABLE_3 0x4C0190C286 287#define mmPCIE_WRAP_P2P_TABLE_4 0x4C01910288 289#define mmPCIE_WRAP_P2P_TABLE_5 0x4C01914290 291#define mmPCIE_WRAP_P2P_TABLE_6 0x4C01918292 293#define mmPCIE_WRAP_P2P_TABLE_7 0x4C0191C294 295#define mmPCIE_WRAP_P2P_TABLE_8 0x4C01920296 297#define mmPCIE_WRAP_P2P_TABLE_9 0x4C01924298 299#define mmPCIE_WRAP_P2P_TABLE_10 0x4C01928300 301#define mmPCIE_WRAP_P2P_TABLE_11 0x4C0192C302 303#define mmPCIE_WRAP_P2P_TABLE_12 0x4C01930304 305#define mmPCIE_WRAP_P2P_TABLE_13 0x4C01934306 307#define mmPCIE_WRAP_P2P_TABLE_14 0x4C01938308 309#define mmPCIE_WRAP_P2P_TABLE_15 0x4C0193C310 311#define mmPCIE_WRAP_P2P_TABLE_16 0x4C01940312 313#define mmPCIE_WRAP_P2P_TABLE_17 0x4C01944314 315#define mmPCIE_WRAP_P2P_TABLE_18 0x4C01948316 317#define mmPCIE_WRAP_P2P_TABLE_19 0x4C0194C318 319#define mmPCIE_WRAP_P2P_TABLE_20 0x4C01950320 321#define mmPCIE_WRAP_P2P_TABLE_21 0x4C01954322 323#define mmPCIE_WRAP_P2P_TABLE_22 0x4C01958324 325#define mmPCIE_WRAP_P2P_TABLE_23 0x4C0195C326 327#define mmPCIE_WRAP_P2P_TABLE_24 0x4C01960328 329#define mmPCIE_WRAP_P2P_TABLE_25 0x4C01964330 331#define mmPCIE_WRAP_P2P_TABLE_26 0x4C01968332 333#define mmPCIE_WRAP_P2P_TABLE_27 0x4C0196C334 335#define mmPCIE_WRAP_P2P_TABLE_28 0x4C01970336 337#define mmPCIE_WRAP_P2P_TABLE_29 0x4C01974338 339#define mmPCIE_WRAP_P2P_TABLE_30 0x4C01978340 341#define mmPCIE_WRAP_P2P_TABLE_31 0x4C0197C342 343#define mmPCIE_WRAP_P2P_TABLE_32 0x4C01980344 345#define mmPCIE_WRAP_P2P_TABLE_33 0x4C01984346 347#define mmPCIE_WRAP_P2P_TABLE_34 0x4C01988348 349#define mmPCIE_WRAP_P2P_TABLE_35 0x4C0198C350 351#define mmPCIE_WRAP_P2P_TABLE_36 0x4C01990352 353#define mmPCIE_WRAP_P2P_TABLE_37 0x4C01994354 355#define mmPCIE_WRAP_P2P_TABLE_38 0x4C01998356 357#define mmPCIE_WRAP_P2P_TABLE_39 0x4C0199C358 359#define mmPCIE_WRAP_P2P_TABLE_40 0x4C019A0360 361#define mmPCIE_WRAP_P2P_TABLE_41 0x4C019A4362 363#define mmPCIE_WRAP_P2P_TABLE_42 0x4C019A8364 365#define mmPCIE_WRAP_P2P_TABLE_43 0x4C019AC366 367#define mmPCIE_WRAP_P2P_TABLE_44 0x4C019B0368 369#define mmPCIE_WRAP_P2P_TABLE_45 0x4C019B4370 371#define mmPCIE_WRAP_P2P_TABLE_46 0x4C019B8372 373#define mmPCIE_WRAP_P2P_TABLE_47 0x4C019BC374 375#define mmPCIE_WRAP_P2P_TABLE_48 0x4C019C0376 377#define mmPCIE_WRAP_P2P_TABLE_49 0x4C019C4378 379#define mmPCIE_WRAP_P2P_TABLE_50 0x4C019C8380 381#define mmPCIE_WRAP_P2P_TABLE_51 0x4C019CC382 383#define mmPCIE_WRAP_P2P_TABLE_52 0x4C019D0384 385#define mmPCIE_WRAP_P2P_TABLE_53 0x4C019D4386 387#define mmPCIE_WRAP_P2P_TABLE_54 0x4C019D8388 389#define mmPCIE_WRAP_P2P_TABLE_55 0x4C019DC390 391#define mmPCIE_WRAP_P2P_TABLE_56 0x4C019E0392 393#define mmPCIE_WRAP_P2P_TABLE_57 0x4C019E4394 395#define mmPCIE_WRAP_P2P_TABLE_58 0x4C019E8396 397#define mmPCIE_WRAP_P2P_TABLE_59 0x4C019EC398 399#define mmPCIE_WRAP_P2P_TABLE_60 0x4C019F0400 401#define mmPCIE_WRAP_P2P_TABLE_61 0x4C019F4402 403#define mmPCIE_WRAP_P2P_TABLE_62 0x4C019F8404 405#define mmPCIE_WRAP_P2P_TABLE_63 0x4C019FC406 407#define mmPCIE_WRAP_P2P_EN 0x4C01A00408 409#define mmPCIE_WRAP_P2P_REQ_ID 0x4C01A04410 411#define mmPCIE_WRAP_P2P_INTR 0x4C01A08412 413#define mmPCIE_WRAP_P2P_TERMINATE_RESP 0x4C01A0C414 415#define mmPCIE_WRAP_GIC_INTR_TERMINATE_CTRL 0x4C01A10416 417#define mmPCIE_WRAP_GIC_INTR_TERMINATE_CNT 0x4C01A14418 419#define mmPCIE_WRAP_CPU_HOT_RST 0x4C01AE0420 421#define mmPCIE_WRAP_LBW_AXI_SPLIT_MAX_OUTSTAN 0x4C01B2C422 423#define mmPCIE_WRAP_AXI_SPLIT_NO_WR_INFLIGHT 0x4C01B30424 425#define mmPCIE_WRAP_PCIE_WR_BUF 0x4C01B34426 427#define mmPCIE_WRAP_PCIE_CACHE_OVR 0x4C01B38428 429#define mmPCIE_WRAP_PCIE_LOCK_OVR 0x4C01B3C430 431#define mmPCIE_WRAP_PCIE_PROT_OVR 0x4C01B40432 433#define mmPCIE_WRAP_PCIE_ARUSER_OVR_0 0x4C01B44434 435#define mmPCIE_WRAP_PCIE_ARUSER_OVR_1 0x4C01B48436 437#define mmPCIE_WRAP_PCIE_AWUSER_OVR_0 0x4C01B4C438 439#define mmPCIE_WRAP_PCIE_AWUSER_OVR_1 0x4C01B50440 441#define mmPCIE_WRAP_PCIE_ARUSER_OVR_EN_0 0x4C01B54442 443#define mmPCIE_WRAP_PCIE_ARUSER_OVR_EN_1 0x4C01B58444 445#define mmPCIE_WRAP_PCIE_AWUSER_OVR_EN_0 0x4C01B5C446 447#define mmPCIE_WRAP_PCIE_AWUSER_OVR_EN_1 0x4C01B60448 449#define mmPCIE_WRAP_PCIE_MAX_OUTSTAND 0x4C01B64450 451#define mmPCIE_WRAP_PCIE_MST_IN 0x4C01B68452 453#define mmPCIE_WRAP_PCIE_RSP_OK 0x4C01B6C454 455#define mmPCIE_WRAP_AXI_SPLIT_INTR_0 0x4C01B70456 457#define mmPCIE_WRAP_AXI_SPLIT_INTR_1 0x4C01B74458 459#define mmPCIE_WRAP_AXI_DRAIN_MSTR_IF_CFG_0 0x4C01B7C460 461#define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_0 0x4C01B80462 463#define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_1 0x4C01B84464 465#define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_2 0x4C01B88466 467#define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_3 0x4C01B8C468 469#define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_4 0x4C01B90470 471#define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_5 0x4C01B94472 473#define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_6 0x4C01B98474 475#define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_7 0x4C01B9C476 477#define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_8 0x4C01BA0478 479#define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_9 0x4C01BA4480 481#define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_10 0x4C01BA8482 483#define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_11 0x4C01BAC484 485#define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_12 0x4C01BB0486 487#define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_13 0x4C01BB4488 489#define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_14 0x4C01BB8490 491#define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_15 0x4C01BBC492 493#define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_16 0x4C01BC0494 495#define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_17 0x4C01BC4496 497#define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_18 0x4C01BC8498 499#define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_19 0x4C01BCC500 501#define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_20 0x4C01BD0502 503#define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_21 0x4C01BD4504 505#define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_22 0x4C01BD8506 507#define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_23 0x4C01BDC508 509#define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_24 0x4C01BE0510 511#define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_25 0x4C01BE4512 513#define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_26 0x4C01BE8514 515#define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_27 0x4C01BEC516 517#define mmPCIE_WRAP_AXI_DRAIN_EXTMEM_POLY_H3_28 0x4C01BF0518 519#define mmPCIE_WRAP_AXI_DRAIN_ACTIVE 0x4C01D48520 521#define mmPCIE_WRAP_AXI_DRAIN_IND 0x4C01D4C522 523#define mmPCIE_WRAP_HBW_DRAIN_TIMEOUT 0x4C01D50524 525#define mmPCIE_WRAP_HBW_DRAIN_CFG 0x4C01D54526 527#define mmPCIE_WRAP_LBW_DRAIN_TIMEOUT 0x4C01D58528 529#define mmPCIE_WRAP_LBW_DRAIN_CFG 0x4C01D5C530 531#define mmPCIE_WRAP_LBW_DRAIN_DELAY_EN_CNT 0x4C01D60532 533#define mmPCIE_WRAP_PHY_FW_FSM 0x4C01D64534 535#define mmPCIE_WRAP_PCIE_PHY_BASE_ADDR_L 0x4C01D68536 537#define mmPCIE_WRAP_PCIE_PHY_BASE_ADDR_H 0x4C01D6C538 539#define mmPCIE_WRAP_PCIE_CORE_BASE_ADDR_L 0x4C01D70540 541#define mmPCIE_WRAP_PCIE_CORE_BASE_ADDR_H 0x4C01D74542 543#define mmPCIE_WRAP_SPMU_INTR 0x4C01DE4544 545#define mmPCIE_WRAP_AXI_INTR 0x4C01DE8546 547#define mmPCIE_WRAP_PCIE_IC_SEI_INTR_IND 0x4C01DEC548 549#define mmPCIE_WRAP_PMMU_RTR_CFG 0x4C01DF0550 551#define mmPCIE_WRAP_PSOC_RST_CTRL 0x4C01DF4552 553#define mmPCIE_WRAP_PSOC_BOOT_MNG_DONE 0x4C01DF8554 555#define mmPCIE_WRAP_ASID_MOD_CTRL 0x4C01DFC556 557#define mmPCIE_WRAP_ASID_MOD_ADDR_L_0 0x4C01E00558 559#define mmPCIE_WRAP_ASID_MOD_ADDR_L_1 0x4C01E04560 561#define mmPCIE_WRAP_ASID_MOD_ADDR_H_0 0x4C01E08562 563#define mmPCIE_WRAP_ASID_MOD_ADDR_H_1 0x4C01E0C564 565#define mmPCIE_WRAP_CS_TRACE_AXI_CTRL 0x4C01E10566 567#define mmPCIE_WRAP_FLR_FSM_CTRL 0x4C01E14568 569#define mmPCIE_WRAP_HBW_DRAIN_WR_ADDR_0 0x4C01E18570 571#define mmPCIE_WRAP_HBW_DRAIN_WR_ADDR_1 0x4C01E1C572 573#define mmPCIE_WRAP_HBW_DRAIN_RD_ADDR_0 0x4C01E20574 575#define mmPCIE_WRAP_HBW_DRAIN_RD_ADDR_1 0x4C01E24576 577#define mmPCIE_WRAP_HBW_DRAIN_STAMP 0x4C01E28578 579#define mmPCIE_WRAP_LBW_DRAIN_WR_ADDR_0 0x4C01E2C580 581#define mmPCIE_WRAP_LBW_DRAIN_WR_ADDR_1 0x4C01E30582 583#define mmPCIE_WRAP_LBW_DRAIN_RD_ADDR_0 0x4C01E34584 585#define mmPCIE_WRAP_LBW_DRAIN_RD_ADDR_1 0x4C01E38586 587#define mmPCIE_WRAP_LBW_DRAIN_STAMP 0x4C01E3C588 589#define mmPCIE_WRAP_EXTMEM_HBM_LOC 0x4C01E40590 591#define mmPCIE_WRAP_EXTMEM_PC_LOC 0x4C01E44592 593#define mmPCIE_WRAP_EXTMEM_NONLIN_HBM 0x4C01E48594 595#define mmPCIE_WRAP_EXTMEM_NONLIN_PC 0x4C01E4C596 597#define mmPCIE_WRAP_EXTMEM_NONLIN_HBM_NUM 0x4C01E50598 599#define mmPCIE_WRAP_EXTMEM_NONLIN_HBM_MAP 0x4C01E54600 601#endif /* ASIC_REG_PCIE_WRAP_REGS_H_ */602