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1/* SPDX-License-Identifier: GPL-2.0-only */2/*3 * Copyright (C) 2013 NVIDIA Corporation4 */5 6#ifndef DRM_TEGRA_DSI_H7#define DRM_TEGRA_DSI_H8 9#define DSI_INCR_SYNCPT 0x0010#define DSI_INCR_SYNCPT_CONTROL 0x0111#define DSI_INCR_SYNCPT_ERROR 0x0212#define DSI_CTXSW 0x0813#define DSI_RD_DATA 0x0914#define DSI_WR_DATA 0x0a15#define DSI_POWER_CONTROL 0x0b16#define DSI_POWER_CONTROL_ENABLE (1 << 0)17#define DSI_INT_ENABLE 0x0c18#define DSI_INT_STATUS 0x0d19#define DSI_INT_MASK 0x0e20#define DSI_HOST_CONTROL 0x0f21#define DSI_HOST_CONTROL_FIFO_RESET (1 << 21)22#define DSI_HOST_CONTROL_CRC_RESET (1 << 20)23#define DSI_HOST_CONTROL_TX_TRIG_SOL (0 << 12)24#define DSI_HOST_CONTROL_TX_TRIG_FIFO (1 << 12)25#define DSI_HOST_CONTROL_TX_TRIG_HOST (2 << 12)26#define DSI_HOST_CONTROL_RAW (1 << 6)27#define DSI_HOST_CONTROL_HS (1 << 5)28#define DSI_HOST_CONTROL_FIFO_SEL (1 << 4)29#define DSI_HOST_CONTROL_IMM_BTA (1 << 3)30#define DSI_HOST_CONTROL_PKT_BTA (1 << 2)31#define DSI_HOST_CONTROL_CS (1 << 1)32#define DSI_HOST_CONTROL_ECC (1 << 0)33#define DSI_CONTROL 0x1034#define DSI_CONTROL_HS_CLK_CTRL (1 << 20)35#define DSI_CONTROL_CHANNEL(c) (((c) & 0x3) << 16)36#define DSI_CONTROL_FORMAT(f) (((f) & 0x3) << 12)37#define DSI_CONTROL_TX_TRIG(x) (((x) & 0x3) << 8)38#define DSI_CONTROL_LANES(n) (((n) & 0x3) << 4)39#define DSI_CONTROL_DCS_ENABLE (1 << 3)40#define DSI_CONTROL_SOURCE(s) (((s) & 0x1) << 2)41#define DSI_CONTROL_VIDEO_ENABLE (1 << 1)42#define DSI_CONTROL_HOST_ENABLE (1 << 0)43#define DSI_SOL_DELAY 0x1144#define DSI_MAX_THRESHOLD 0x1245#define DSI_TRIGGER 0x1346#define DSI_TRIGGER_HOST (1 << 1)47#define DSI_TRIGGER_VIDEO (1 << 0)48#define DSI_TX_CRC 0x1449#define DSI_STATUS 0x1550#define DSI_STATUS_IDLE (1 << 10)51#define DSI_STATUS_UNDERFLOW (1 << 9)52#define DSI_STATUS_OVERFLOW (1 << 8)53#define DSI_INIT_SEQ_CONTROL 0x1a54#define DSI_INIT_SEQ_DATA_0 0x1b55#define DSI_INIT_SEQ_DATA_1 0x1c56#define DSI_INIT_SEQ_DATA_2 0x1d57#define DSI_INIT_SEQ_DATA_3 0x1e58#define DSI_INIT_SEQ_DATA_4 0x1f59#define DSI_INIT_SEQ_DATA_5 0x2060#define DSI_INIT_SEQ_DATA_6 0x2161#define DSI_INIT_SEQ_DATA_7 0x2262#define DSI_PKT_SEQ_0_LO 0x2363#define DSI_PKT_SEQ_0_HI 0x2464#define DSI_PKT_SEQ_1_LO 0x2565#define DSI_PKT_SEQ_1_HI 0x2666#define DSI_PKT_SEQ_2_LO 0x2767#define DSI_PKT_SEQ_2_HI 0x2868#define DSI_PKT_SEQ_3_LO 0x2969#define DSI_PKT_SEQ_3_HI 0x2a70#define DSI_PKT_SEQ_4_LO 0x2b71#define DSI_PKT_SEQ_4_HI 0x2c72#define DSI_PKT_SEQ_5_LO 0x2d73#define DSI_PKT_SEQ_5_HI 0x2e74#define DSI_DCS_CMDS 0x3375#define DSI_PKT_LEN_0_1 0x3476#define DSI_PKT_LEN_2_3 0x3577#define DSI_PKT_LEN_4_5 0x3678#define DSI_PKT_LEN_6_7 0x3779#define DSI_PHY_TIMING_0 0x3c80#define DSI_PHY_TIMING_1 0x3d81#define DSI_PHY_TIMING_2 0x3e82#define DSI_BTA_TIMING 0x3f83 84#define DSI_TIMING_FIELD(value, period, hwinc) \85 ((DIV_ROUND_CLOSEST(value, period) - (hwinc)) & 0xff)86 87#define DSI_TIMEOUT_0 0x4488#define DSI_TIMEOUT_LRX(x) (((x) & 0xffff) << 16)89#define DSI_TIMEOUT_HTX(x) (((x) & 0xffff) << 0)90#define DSI_TIMEOUT_1 0x4591#define DSI_TIMEOUT_PR(x) (((x) & 0xffff) << 16)92#define DSI_TIMEOUT_TA(x) (((x) & 0xffff) << 0)93#define DSI_TO_TALLY 0x4694#define DSI_TALLY_TA(x) (((x) & 0xff) << 16)95#define DSI_TALLY_LRX(x) (((x) & 0xff) << 8)96#define DSI_TALLY_HTX(x) (((x) & 0xff) << 0)97#define DSI_PAD_CONTROL_0 0x4b98#define DSI_PAD_CONTROL_VS1_PDIO(x) (((x) & 0xf) << 0)99#define DSI_PAD_CONTROL_VS1_PDIO_CLK (1 << 8)100#define DSI_PAD_CONTROL_VS1_PULLDN(x) (((x) & 0xf) << 16)101#define DSI_PAD_CONTROL_VS1_PULLDN_CLK (1 << 24)102#define DSI_PAD_CONTROL_CD 0x4c103#define DSI_PAD_CD_STATUS 0x4d104#define DSI_VIDEO_MODE_CONTROL 0x4e105#define DSI_PAD_CONTROL_1 0x4f106#define DSI_PAD_CONTROL_2 0x50107#define DSI_PAD_OUT_CLK(x) (((x) & 0x7) << 0)108#define DSI_PAD_LP_DN(x) (((x) & 0x7) << 4)109#define DSI_PAD_LP_UP(x) (((x) & 0x7) << 8)110#define DSI_PAD_SLEW_DN(x) (((x) & 0x7) << 12)111#define DSI_PAD_SLEW_UP(x) (((x) & 0x7) << 16)112#define DSI_PAD_CONTROL_3 0x51113#define DSI_PAD_PREEMP_PD_CLK(x) (((x) & 0x3) << 12)114#define DSI_PAD_PREEMP_PU_CLK(x) (((x) & 0x3) << 8)115#define DSI_PAD_PREEMP_PD(x) (((x) & 0x3) << 4)116#define DSI_PAD_PREEMP_PU(x) (((x) & 0x3) << 0)117#define DSI_PAD_CONTROL_4 0x52118#define DSI_GANGED_MODE_CONTROL 0x53119#define DSI_GANGED_MODE_CONTROL_ENABLE (1 << 0)120#define DSI_GANGED_MODE_START 0x54121#define DSI_GANGED_MODE_SIZE 0x55122#define DSI_RAW_DATA_BYTE_COUNT 0x56123#define DSI_ULTRA_LOW_POWER_CONTROL 0x57124#define DSI_INIT_SEQ_DATA_8 0x58125#define DSI_INIT_SEQ_DATA_9 0x59126#define DSI_INIT_SEQ_DATA_10 0x5a127#define DSI_INIT_SEQ_DATA_11 0x5b128#define DSI_INIT_SEQ_DATA_12 0x5c129#define DSI_INIT_SEQ_DATA_13 0x5d130#define DSI_INIT_SEQ_DATA_14 0x5e131#define DSI_INIT_SEQ_DATA_15 0x5f132 133/*134 * pixel format as used in the DSI_CONTROL_FORMAT field135 */136enum tegra_dsi_format {137 TEGRA_DSI_FORMAT_16P,138 TEGRA_DSI_FORMAT_18NP,139 TEGRA_DSI_FORMAT_18P,140 TEGRA_DSI_FORMAT_24P,141};142 143#endif144