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1/* SPDX-License-Identifier: GPL-2.0-only */2/*3 * Copyright (c) 2022 MediaTek Inc.4 * Author: Ping-Hsun Wu <ping-hsun.wu@mediatek.com>5 */6 7#ifndef __MDP_REG_RSZ_H__8#define __MDP_REG_RSZ_H__9 10#define PRZ_ENABLE 0x00011#define PRZ_CONTROL_1 0x00412#define PRZ_CONTROL_2 0x00813#define PRZ_INPUT_IMAGE 0x01014#define PRZ_OUTPUT_IMAGE 0x01415#define PRZ_HORIZONTAL_COEFF_STEP 0x01816#define PRZ_VERTICAL_COEFF_STEP 0x01c17#define PRZ_LUMA_HORIZONTAL_INTEGER_OFFSET 0x02018#define PRZ_LUMA_HORIZONTAL_SUBPIXEL_OFFSET 0x02419#define PRZ_LUMA_VERTICAL_INTEGER_OFFSET 0x02820#define PRZ_LUMA_VERTICAL_SUBPIXEL_OFFSET 0x02c21#define PRZ_CHROMA_HORIZONTAL_INTEGER_OFFSET 0x03022#define PRZ_CHROMA_HORIZONTAL_SUBPIXEL_OFFSET 0x03423#define RSZ_ETC_CONTROL 0x22c24 25/* MASK */26#define PRZ_ENABLE_MASK 0x0001000127#define PRZ_CONTROL_1_MASK 0xfffffff328#define PRZ_CONTROL_2_MASK 0x0ffffaff29#define PRZ_INPUT_IMAGE_MASK 0xffffffff30#define PRZ_OUTPUT_IMAGE_MASK 0xffffffff31#define PRZ_HORIZONTAL_COEFF_STEP_MASK 0x007fffff32#define PRZ_VERTICAL_COEFF_STEP_MASK 0x007fffff33#define PRZ_LUMA_HORIZONTAL_INTEGER_OFFSET_MASK 0x0000ffff34#define PRZ_LUMA_HORIZONTAL_SUBPIXEL_OFFSET_MASK 0x001fffff35#define PRZ_LUMA_VERTICAL_INTEGER_OFFSET_MASK 0x0000ffff36#define PRZ_LUMA_VERTICAL_SUBPIXEL_OFFSET_MASK 0x001fffff37#define PRZ_CHROMA_HORIZONTAL_INTEGER_OFFSET_MASK 0x0000ffff38#define PRZ_CHROMA_HORIZONTAL_SUBPIXEL_OFFSET_MASK 0x001fffff39#define RSZ_ETC_CONTROL_MASK 0xff77000040 41#endif // __MDP_REG_RSZ_H__42