454 lines · c
1// SPDX-License-Identifier: GPL-2.02/*3 * PCIe host controller driver for Intel Gateway SoCs4 *5 * Copyright (c) 2019 Intel Corporation.6 */7 8#include <linux/bitfield.h>9#include <linux/clk.h>10#include <linux/gpio/consumer.h>11#include <linux/iopoll.h>12#include <linux/mod_devicetable.h>13#include <linux/pci_regs.h>14#include <linux/phy/phy.h>15#include <linux/platform_device.h>16#include <linux/property.h>17#include <linux/reset.h>18 19#include "../../pci.h"20#include "pcie-designware.h"21 22#define PORT_AFR_N_FTS_GEN12_DFT (SZ_128 - 1)23#define PORT_AFR_N_FTS_GEN3 18024#define PORT_AFR_N_FTS_GEN4 19625 26/* PCIe Application logic Registers */27#define PCIE_APP_CCR 0x1028#define PCIE_APP_CCR_LTSSM_ENABLE BIT(0)29 30#define PCIE_APP_MSG_CR 0x3031#define PCIE_APP_MSG_XMT_PM_TURNOFF BIT(0)32 33#define PCIE_APP_PMC 0x4434#define PCIE_APP_PMC_IN_L2 BIT(20)35 36#define PCIE_APP_IRNEN 0xF437#define PCIE_APP_IRNCR 0xF838#define PCIE_APP_IRN_AER_REPORT BIT(0)39#define PCIE_APP_IRN_PME BIT(2)40#define PCIE_APP_IRN_RX_VDM_MSG BIT(4)41#define PCIE_APP_IRN_PM_TO_ACK BIT(9)42#define PCIE_APP_IRN_LINK_AUTO_BW_STAT BIT(11)43#define PCIE_APP_IRN_BW_MGT BIT(12)44#define PCIE_APP_IRN_INTA BIT(13)45#define PCIE_APP_IRN_INTB BIT(14)46#define PCIE_APP_IRN_INTC BIT(15)47#define PCIE_APP_IRN_INTD BIT(16)48#define PCIE_APP_IRN_MSG_LTR BIT(18)49#define PCIE_APP_IRN_SYS_ERR_RC BIT(29)50#define PCIE_APP_INTX_OFST 1251 52#define PCIE_APP_IRN_INT \53 (PCIE_APP_IRN_AER_REPORT | PCIE_APP_IRN_PME | \54 PCIE_APP_IRN_RX_VDM_MSG | PCIE_APP_IRN_SYS_ERR_RC | \55 PCIE_APP_IRN_PM_TO_ACK | PCIE_APP_IRN_MSG_LTR | \56 PCIE_APP_IRN_BW_MGT | PCIE_APP_IRN_LINK_AUTO_BW_STAT | \57 PCIE_APP_IRN_INTA | PCIE_APP_IRN_INTB | \58 PCIE_APP_IRN_INTC | PCIE_APP_IRN_INTD)59 60#define BUS_IATU_OFFSET SZ_256M61#define RESET_INTERVAL_MS 10062 63struct intel_pcie {64 struct dw_pcie pci;65 void __iomem *app_base;66 struct gpio_desc *reset_gpio;67 u32 rst_intrvl;68 struct clk *core_clk;69 struct reset_control *core_rst;70 struct phy *phy;71};72 73static void pcie_update_bits(void __iomem *base, u32 ofs, u32 mask, u32 val)74{75 u32 old;76 77 old = readl(base + ofs);78 val = (old & ~mask) | (val & mask);79 80 if (val != old)81 writel(val, base + ofs);82}83 84static inline void pcie_app_wr(struct intel_pcie *pcie, u32 ofs, u32 val)85{86 writel(val, pcie->app_base + ofs);87}88 89static void pcie_app_wr_mask(struct intel_pcie *pcie, u32 ofs,90 u32 mask, u32 val)91{92 pcie_update_bits(pcie->app_base, ofs, mask, val);93}94 95static inline u32 pcie_rc_cfg_rd(struct intel_pcie *pcie, u32 ofs)96{97 return dw_pcie_readl_dbi(&pcie->pci, ofs);98}99 100static inline void pcie_rc_cfg_wr(struct intel_pcie *pcie, u32 ofs, u32 val)101{102 dw_pcie_writel_dbi(&pcie->pci, ofs, val);103}104 105static void pcie_rc_cfg_wr_mask(struct intel_pcie *pcie, u32 ofs,106 u32 mask, u32 val)107{108 pcie_update_bits(pcie->pci.dbi_base, ofs, mask, val);109}110 111static void intel_pcie_ltssm_enable(struct intel_pcie *pcie)112{113 pcie_app_wr_mask(pcie, PCIE_APP_CCR, PCIE_APP_CCR_LTSSM_ENABLE,114 PCIE_APP_CCR_LTSSM_ENABLE);115}116 117static void intel_pcie_ltssm_disable(struct intel_pcie *pcie)118{119 pcie_app_wr_mask(pcie, PCIE_APP_CCR, PCIE_APP_CCR_LTSSM_ENABLE, 0);120}121 122static void intel_pcie_link_setup(struct intel_pcie *pcie)123{124 u32 val;125 u8 offset = dw_pcie_find_capability(&pcie->pci, PCI_CAP_ID_EXP);126 127 val = pcie_rc_cfg_rd(pcie, offset + PCI_EXP_LNKCTL);128 129 val &= ~(PCI_EXP_LNKCTL_LD | PCI_EXP_LNKCTL_ASPMC);130 pcie_rc_cfg_wr(pcie, offset + PCI_EXP_LNKCTL, val);131}132 133static void intel_pcie_init_n_fts(struct dw_pcie *pci)134{135 switch (pci->max_link_speed) {136 case 3:137 pci->n_fts[1] = PORT_AFR_N_FTS_GEN3;138 break;139 case 4:140 pci->n_fts[1] = PORT_AFR_N_FTS_GEN4;141 break;142 default:143 pci->n_fts[1] = PORT_AFR_N_FTS_GEN12_DFT;144 break;145 }146 pci->n_fts[0] = PORT_AFR_N_FTS_GEN12_DFT;147}148 149static int intel_pcie_ep_rst_init(struct intel_pcie *pcie)150{151 struct device *dev = pcie->pci.dev;152 int ret;153 154 pcie->reset_gpio = devm_gpiod_get(dev, "reset", GPIOD_OUT_LOW);155 if (IS_ERR(pcie->reset_gpio)) {156 ret = PTR_ERR(pcie->reset_gpio);157 if (ret != -EPROBE_DEFER)158 dev_err(dev, "Failed to request PCIe GPIO: %d\n", ret);159 return ret;160 }161 162 /* Make initial reset last for 100us */163 usleep_range(100, 200);164 165 return 0;166}167 168static void intel_pcie_core_rst_assert(struct intel_pcie *pcie)169{170 reset_control_assert(pcie->core_rst);171}172 173static void intel_pcie_core_rst_deassert(struct intel_pcie *pcie)174{175 /*176 * One micro-second delay to make sure the reset pulse177 * wide enough so that core reset is clean.178 */179 udelay(1);180 reset_control_deassert(pcie->core_rst);181 182 /*183 * Some SoC core reset also reset PHY, more delay needed184 * to make sure the reset process is done.185 */186 usleep_range(1000, 2000);187}188 189static void intel_pcie_device_rst_assert(struct intel_pcie *pcie)190{191 gpiod_set_value_cansleep(pcie->reset_gpio, 1);192}193 194static void intel_pcie_device_rst_deassert(struct intel_pcie *pcie)195{196 msleep(pcie->rst_intrvl);197 gpiod_set_value_cansleep(pcie->reset_gpio, 0);198}199 200static void intel_pcie_core_irq_disable(struct intel_pcie *pcie)201{202 pcie_app_wr(pcie, PCIE_APP_IRNEN, 0);203 pcie_app_wr(pcie, PCIE_APP_IRNCR, PCIE_APP_IRN_INT);204}205 206static int intel_pcie_get_resources(struct platform_device *pdev)207{208 struct intel_pcie *pcie = platform_get_drvdata(pdev);209 struct dw_pcie *pci = &pcie->pci;210 struct device *dev = pci->dev;211 int ret;212 213 pcie->core_clk = devm_clk_get(dev, NULL);214 if (IS_ERR(pcie->core_clk)) {215 ret = PTR_ERR(pcie->core_clk);216 if (ret != -EPROBE_DEFER)217 dev_err(dev, "Failed to get clks: %d\n", ret);218 return ret;219 }220 221 pcie->core_rst = devm_reset_control_get(dev, NULL);222 if (IS_ERR(pcie->core_rst)) {223 ret = PTR_ERR(pcie->core_rst);224 if (ret != -EPROBE_DEFER)225 dev_err(dev, "Failed to get resets: %d\n", ret);226 return ret;227 }228 229 ret = device_property_read_u32(dev, "reset-assert-ms",230 &pcie->rst_intrvl);231 if (ret)232 pcie->rst_intrvl = RESET_INTERVAL_MS;233 234 pcie->app_base = devm_platform_ioremap_resource_byname(pdev, "app");235 if (IS_ERR(pcie->app_base))236 return PTR_ERR(pcie->app_base);237 238 pcie->phy = devm_phy_get(dev, "pcie");239 if (IS_ERR(pcie->phy)) {240 ret = PTR_ERR(pcie->phy);241 if (ret != -EPROBE_DEFER)242 dev_err(dev, "Couldn't get pcie-phy: %d\n", ret);243 return ret;244 }245 246 return 0;247}248 249static int intel_pcie_wait_l2(struct intel_pcie *pcie)250{251 u32 value;252 int ret;253 struct dw_pcie *pci = &pcie->pci;254 255 if (pci->max_link_speed < 3)256 return 0;257 258 /* Send PME_TURN_OFF message */259 pcie_app_wr_mask(pcie, PCIE_APP_MSG_CR, PCIE_APP_MSG_XMT_PM_TURNOFF,260 PCIE_APP_MSG_XMT_PM_TURNOFF);261 262 /* Read PMC status and wait for falling into L2 link state */263 ret = readl_poll_timeout(pcie->app_base + PCIE_APP_PMC, value,264 value & PCIE_APP_PMC_IN_L2, 20,265 jiffies_to_usecs(5 * HZ));266 if (ret)267 dev_err(pcie->pci.dev, "PCIe link enter L2 timeout!\n");268 269 return ret;270}271 272static void intel_pcie_turn_off(struct intel_pcie *pcie)273{274 if (dw_pcie_link_up(&pcie->pci))275 intel_pcie_wait_l2(pcie);276 277 /* Put endpoint device in reset state */278 intel_pcie_device_rst_assert(pcie);279 pcie_rc_cfg_wr_mask(pcie, PCI_COMMAND, PCI_COMMAND_MEMORY, 0);280}281 282static int intel_pcie_host_setup(struct intel_pcie *pcie)283{284 int ret;285 struct dw_pcie *pci = &pcie->pci;286 287 intel_pcie_core_rst_assert(pcie);288 intel_pcie_device_rst_assert(pcie);289 290 ret = phy_init(pcie->phy);291 if (ret)292 return ret;293 294 intel_pcie_core_rst_deassert(pcie);295 296 ret = clk_prepare_enable(pcie->core_clk);297 if (ret) {298 dev_err(pcie->pci.dev, "Core clock enable failed: %d\n", ret);299 goto clk_err;300 }301 302 pci->atu_base = pci->dbi_base + 0xC0000;303 304 intel_pcie_ltssm_disable(pcie);305 intel_pcie_link_setup(pcie);306 intel_pcie_init_n_fts(pci);307 308 ret = dw_pcie_setup_rc(&pci->pp);309 if (ret)310 goto app_init_err;311 312 dw_pcie_upconfig_setup(pci);313 314 intel_pcie_device_rst_deassert(pcie);315 intel_pcie_ltssm_enable(pcie);316 317 ret = dw_pcie_wait_for_link(pci);318 if (ret)319 goto app_init_err;320 321 /* Enable integrated interrupts */322 pcie_app_wr_mask(pcie, PCIE_APP_IRNEN, PCIE_APP_IRN_INT,323 PCIE_APP_IRN_INT);324 325 return 0;326 327app_init_err:328 clk_disable_unprepare(pcie->core_clk);329clk_err:330 intel_pcie_core_rst_assert(pcie);331 phy_exit(pcie->phy);332 333 return ret;334}335 336static void __intel_pcie_remove(struct intel_pcie *pcie)337{338 intel_pcie_core_irq_disable(pcie);339 intel_pcie_turn_off(pcie);340 clk_disable_unprepare(pcie->core_clk);341 intel_pcie_core_rst_assert(pcie);342 phy_exit(pcie->phy);343}344 345static void intel_pcie_remove(struct platform_device *pdev)346{347 struct intel_pcie *pcie = platform_get_drvdata(pdev);348 struct dw_pcie_rp *pp = &pcie->pci.pp;349 350 dw_pcie_host_deinit(pp);351 __intel_pcie_remove(pcie);352}353 354static int intel_pcie_suspend_noirq(struct device *dev)355{356 struct intel_pcie *pcie = dev_get_drvdata(dev);357 int ret;358 359 intel_pcie_core_irq_disable(pcie);360 ret = intel_pcie_wait_l2(pcie);361 if (ret)362 return ret;363 364 phy_exit(pcie->phy);365 clk_disable_unprepare(pcie->core_clk);366 return ret;367}368 369static int intel_pcie_resume_noirq(struct device *dev)370{371 struct intel_pcie *pcie = dev_get_drvdata(dev);372 373 return intel_pcie_host_setup(pcie);374}375 376static int intel_pcie_rc_init(struct dw_pcie_rp *pp)377{378 struct dw_pcie *pci = to_dw_pcie_from_pp(pp);379 struct intel_pcie *pcie = dev_get_drvdata(pci->dev);380 381 return intel_pcie_host_setup(pcie);382}383 384static u64 intel_pcie_cpu_addr(struct dw_pcie *pcie, u64 cpu_addr)385{386 return cpu_addr + BUS_IATU_OFFSET;387}388 389static const struct dw_pcie_ops intel_pcie_ops = {390 .cpu_addr_fixup = intel_pcie_cpu_addr,391};392 393static const struct dw_pcie_host_ops intel_pcie_dw_ops = {394 .init = intel_pcie_rc_init,395};396 397static int intel_pcie_probe(struct platform_device *pdev)398{399 struct device *dev = &pdev->dev;400 struct intel_pcie *pcie;401 struct dw_pcie_rp *pp;402 struct dw_pcie *pci;403 int ret;404 405 pcie = devm_kzalloc(dev, sizeof(*pcie), GFP_KERNEL);406 if (!pcie)407 return -ENOMEM;408 409 platform_set_drvdata(pdev, pcie);410 pci = &pcie->pci;411 pci->dev = dev;412 pp = &pci->pp;413 414 ret = intel_pcie_get_resources(pdev);415 if (ret)416 return ret;417 418 ret = intel_pcie_ep_rst_init(pcie);419 if (ret)420 return ret;421 422 pci->ops = &intel_pcie_ops;423 pp->ops = &intel_pcie_dw_ops;424 425 ret = dw_pcie_host_init(pp);426 if (ret) {427 dev_err(dev, "Cannot initialize host\n");428 return ret;429 }430 431 return 0;432}433 434static const struct dev_pm_ops intel_pcie_pm_ops = {435 NOIRQ_SYSTEM_SLEEP_PM_OPS(intel_pcie_suspend_noirq,436 intel_pcie_resume_noirq)437};438 439static const struct of_device_id of_intel_pcie_match[] = {440 { .compatible = "intel,lgm-pcie" },441 {}442};443 444static struct platform_driver intel_pcie_driver = {445 .probe = intel_pcie_probe,446 .remove_new = intel_pcie_remove,447 .driver = {448 .name = "intel-gw-pcie",449 .of_match_table = of_intel_pcie_match,450 .pm = &intel_pcie_pm_ops,451 },452};453builtin_platform_driver(intel_pcie_driver);454