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1/* SPDX-License-Identifier: GPL-2.0 */2/*3 * Copyright (c) 2023, Linaro Limited4 */5 6#ifndef QCOM_PHY_QMP_PCS_PCIE_V6_20_H_7#define QCOM_PHY_QMP_PCS_PCIE_V6_20_H_8 9/* Only for QMP V6_20 PHY - PCIE have different offsets than V5 */10#define QPHY_PCIE_V6_20_PCS_POWER_STATE_CONFIG2 0x00c11#define QPHY_PCIE_V6_20_PCS_TX_RX_CONFIG 0x01812#define QPHY_PCIE_V6_20_PCS_ENDPOINT_REFCLK_DRIVE 0x01c13#define QPHY_PCIE_V6_20_PCS_OSC_DTCT_ATCIONS 0x09014#define QPHY_PCIE_V6_20_PCS_EQ_CONFIG1 0x0a015#define QPHY_PCIE_V6_20_PCS_G3_RXEQEVAL_TIME 0x0f016#define QPHY_PCIE_V6_20_PCS_G4_RXEQEVAL_TIME 0x0f417#define QPHY_PCIE_V6_20_PCS_EQ_CONFIG5 0x10818#define QPHY_PCIE_V6_20_PCS_G4_PRE_GAIN 0x15c19#define QPHY_PCIE_V6_20_PCS_RX_MARGINING_CONFIG1 0x17c20#define QPHY_PCIE_V6_20_PCS_RX_MARGINING_CONFIG3 0x18421#define QPHY_PCIE_V6_20_PCS_RX_MARGINING_CONFIG5 0x18c22#define QPHY_PCIE_V6_20_PCS_G3_FOM_EQ_CONFIG5 0x1ac23#define QPHY_PCIE_V6_20_PCS_G4_FOM_EQ_CONFIG5 0x1c024 25#endif26