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1/* SPDX-License-Identifier: (GPL-2.0-only OR BSD-2-Clause) */2/*3 * Copyright (c) 2021 Dávid Virág4 *5 * Device Tree binding constants for Exynos7885 clock controller.6 */7 8#ifndef _DT_BINDINGS_CLOCK_EXYNOS_7885_H9#define _DT_BINDINGS_CLOCK_EXYNOS_7885_H10 11/* CMU_TOP */12#define CLK_FOUT_SHARED0_PLL 113#define CLK_FOUT_SHARED1_PLL 214#define CLK_DOUT_SHARED0_DIV2 315#define CLK_DOUT_SHARED0_DIV3 416#define CLK_DOUT_SHARED0_DIV4 517#define CLK_DOUT_SHARED0_DIV5 618#define CLK_DOUT_SHARED1_DIV2 719#define CLK_DOUT_SHARED1_DIV3 820#define CLK_DOUT_SHARED1_DIV4 921#define CLK_MOUT_CORE_BUS 1022#define CLK_MOUT_CORE_CCI 1123#define CLK_MOUT_CORE_G3D 1224#define CLK_DOUT_CORE_BUS 1325#define CLK_DOUT_CORE_CCI 1426#define CLK_DOUT_CORE_G3D 1527#define CLK_GOUT_CORE_BUS 1628#define CLK_GOUT_CORE_CCI 1729#define CLK_GOUT_CORE_G3D 1830#define CLK_MOUT_PERI_BUS 1931#define CLK_MOUT_PERI_SPI0 2032#define CLK_MOUT_PERI_SPI1 2133#define CLK_MOUT_PERI_UART0 2234#define CLK_MOUT_PERI_UART1 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