158 lines · c
1/* SPDX-License-Identifier: GPL-2.0 */2/*3 * Copyright (c) 2018, The Linux Foundation. All rights reserved.4 */5 6#ifndef _DT_BINDINGS_RESET_IPQ_GCC_6018_H7#define _DT_BINDINGS_RESET_IPQ_GCC_6018_H8 9#define GCC_BLSP1_BCR 010#define GCC_BLSP1_QUP1_BCR 111#define GCC_BLSP1_UART1_BCR 212#define GCC_BLSP1_QUP2_BCR 313#define GCC_BLSP1_UART2_BCR 414#define GCC_BLSP1_QUP3_BCR 515#define GCC_BLSP1_UART3_BCR 616#define GCC_BLSP1_QUP4_BCR 717#define GCC_BLSP1_UART4_BCR 818#define GCC_BLSP1_QUP5_BCR 919#define GCC_BLSP1_UART5_BCR 1020#define GCC_BLSP1_QUP6_BCR 1121#define GCC_BLSP1_UART6_BCR 1222#define GCC_IMEM_BCR 1323#define GCC_SMMU_BCR 1424#define GCC_APSS_TCU_BCR 1525#define GCC_SMMU_XPU_BCR 1626#define GCC_PCNOC_TBU_BCR 1727#define GCC_SMMU_CFG_BCR 1828#define GCC_PRNG_BCR 1929#define GCC_BOOT_ROM_BCR 2030#define GCC_CRYPTO_BCR 2131#define GCC_WCSS_BCR 2232#define GCC_WCSS_Q6_BCR 2333#define GCC_NSS_BCR 2434#define GCC_SEC_CTRL_BCR 2535#define GCC_DDRSS_BCR 2636#define GCC_SYSTEM_NOC_BCR 2737#define GCC_PCNOC_BCR 2838#define GCC_TCSR_BCR 2939#define GCC_QDSS_BCR 3040#define GCC_DCD_BCR 3141#define GCC_MSG_RAM_BCR 3242#define GCC_MPM_BCR 3343#define GCC_SPDM_BCR 3444#define GCC_RBCPR_BCR 3545#define GCC_RBCPR_MX_BCR 3646#define GCC_TLMM_BCR 3747#define GCC_RBCPR_WCSS_BCR 3848#define GCC_USB0_PHY_BCR 3949#define GCC_USB3PHY_0_PHY_BCR 4050#define GCC_USB0_BCR 4151#define GCC_USB1_BCR 4252#define GCC_QUSB2_0_PHY_BCR 4353#define GCC_QUSB2_1_PHY_BCR 4454#define GCC_SDCC1_BCR 4555#define GCC_SNOC_BUS_TIMEOUT0_BCR 4656#define GCC_SNOC_BUS_TIMEOUT1_BCR 4757#define GCC_SNOC_BUS_TIMEOUT2_BCR 4858#define GCC_PCNOC_BUS_TIMEOUT0_BCR 4959#define GCC_PCNOC_BUS_TIMEOUT1_BCR 5060#define GCC_PCNOC_BUS_TIMEOUT2_BCR 5161#define GCC_PCNOC_BUS_TIMEOUT3_BCR 5262#define GCC_PCNOC_BUS_TIMEOUT4_BCR 5363#define GCC_PCNOC_BUS_TIMEOUT5_BCR 5464#define GCC_PCNOC_BUS_TIMEOUT6_BCR 5565#define GCC_PCNOC_BUS_TIMEOUT7_BCR 5666#define GCC_PCNOC_BUS_TIMEOUT8_BCR 5767#define GCC_PCNOC_BUS_TIMEOUT9_BCR 5868#define GCC_UNIPHY0_BCR 5969#define GCC_UNIPHY1_BCR 6070#define GCC_CMN_12GPLL_BCR 6171#define GCC_QPIC_BCR 6272#define GCC_MDIO_BCR 6373#define GCC_WCSS_CORE_TBU_BCR 6474#define GCC_WCSS_Q6_TBU_BCR 6575#define GCC_USB0_TBU_BCR 6676#define GCC_PCIE0_TBU_BCR 6777#define GCC_PCIE0_BCR 6878#define GCC_PCIE0_PHY_BCR 6979#define GCC_PCIE0PHY_PHY_BCR 7080#define GCC_PCIE0_LINK_DOWN_BCR 7181#define GCC_DCC_BCR 7282#define GCC_APC0_VOLTAGE_DROOP_DETECTOR_BCR 7383#define GCC_SMMU_CATS_BCR 7484#define GCC_UBI0_AXI_ARES 7585#define GCC_UBI0_AHB_ARES 7686#define GCC_UBI0_NC_AXI_ARES 7787#define GCC_UBI0_DBG_ARES 7888#define GCC_UBI0_CORE_CLAMP_ENABLE 7989#define GCC_UBI0_CLKRST_CLAMP_ENABLE 8090#define GCC_UBI0_UTCM_ARES 8191#define GCC_NSS_CFG_ARES 8292#define GCC_NSS_NOC_ARES 8393#define GCC_NSS_CRYPTO_ARES 8494#define GCC_NSS_CSR_ARES 8595#define GCC_NSS_CE_APB_ARES 8696#define GCC_NSS_CE_AXI_ARES 8797#define GCC_NSSNOC_CE_APB_ARES 8898#define GCC_NSSNOC_CE_AXI_ARES 8999#define GCC_NSSNOC_UBI0_AHB_ARES 90100#define GCC_NSSNOC_SNOC_ARES 91101#define GCC_NSSNOC_CRYPTO_ARES 92102#define GCC_NSSNOC_ATB_ARES 93103#define GCC_NSSNOC_QOSGEN_REF_ARES 94104#define GCC_NSSNOC_TIMEOUT_REF_ARES 95105#define GCC_PCIE0_PIPE_ARES 96106#define GCC_PCIE0_SLEEP_ARES 97107#define GCC_PCIE0_CORE_STICKY_ARES 98108#define GCC_PCIE0_AXI_MASTER_ARES 99109#define GCC_PCIE0_AXI_SLAVE_ARES 100110#define GCC_PCIE0_AHB_ARES 101111#define GCC_PCIE0_AXI_MASTER_STICKY_ARES 102112#define GCC_PCIE0_AXI_SLAVE_STICKY_ARES 103113#define GCC_PPE_FULL_RESET 104114#define GCC_UNIPHY0_SOFT_RESET 105115#define GCC_UNIPHY0_XPCS_RESET 106116#define GCC_UNIPHY1_SOFT_RESET 107117#define GCC_UNIPHY1_XPCS_RESET 108118#define GCC_EDMA_HW_RESET 109119#define GCC_ADSS_BCR 110120#define GCC_NSS_NOC_TBU_BCR 111121#define GCC_NSSPORT1_RESET 112122#define GCC_NSSPORT2_RESET 113123#define GCC_NSSPORT3_RESET 114124#define GCC_NSSPORT4_RESET 115125#define GCC_NSSPORT5_RESET 116126#define GCC_UNIPHY0_PORT1_ARES 117127#define GCC_UNIPHY0_PORT2_ARES 118128#define GCC_UNIPHY0_PORT3_ARES 119129#define GCC_UNIPHY0_PORT4_ARES 120130#define GCC_UNIPHY0_PORT5_ARES 121131#define GCC_UNIPHY0_PORT_4_5_RESET 122132#define GCC_UNIPHY0_PORT_4_RESET 123133#define GCC_LPASS_BCR 124134#define GCC_UBI32_TBU_BCR 125135#define GCC_LPASS_TBU_BCR 126136#define GCC_WCSSAON_RESET 127137#define GCC_LPASS_Q6_AXIM_ARES 128138#define GCC_LPASS_Q6SS_TSCTR_1TO2_ARES 129139#define GCC_LPASS_Q6SS_TRIG_ARES 130140#define GCC_LPASS_Q6_ATBM_AT_ARES 131141#define GCC_LPASS_Q6_PCLKDBG_ARES 132142#define GCC_LPASS_CORE_AXIM_ARES 133143#define GCC_LPASS_SNOC_CFG_ARES 134144#define GCC_WCSS_DBG_ARES 135145#define GCC_WCSS_ECAHB_ARES 136146#define GCC_WCSS_ACMT_ARES 137147#define GCC_WCSS_DBG_BDG_ARES 138148#define GCC_WCSS_AHB_S_ARES 139149#define GCC_WCSS_AXI_M_ARES 140150#define GCC_Q6SS_DBG_ARES 141151#define GCC_Q6_AHB_S_ARES 142152#define GCC_Q6_AHB_ARES 143153#define GCC_Q6_AXIM2_ARES 144154#define GCC_Q6_AXIM_ARES 145155#define GCC_UBI0_CORE_ARES 146156 157#endif158