72 lines · plain
1; RUN: opt < %s -passes=loop-vectorize -mtriple=thumbv7-apple-ios3.0.0 -S | FileCheck %s2; RUN: opt < %s -passes=loop-vectorize -mtriple=thumbv7-apple-ios3.0.0 -mcpu=swift -S | FileCheck %s --check-prefix=SWIFT3; RUN: opt < %s -passes=loop-vectorize -force-vector-width=1 -mtriple=thumbv7-apple-ios3.0.0 -mcpu=swift -S | FileCheck %s --check-prefix=SWIFTUNROLL4 5target datalayout = "e-p:32:32:32-i1:8:32-i8:8:32-i16:16:32-i32:32:32-i64:32:64-f32:32:32-f64:32:64-v64:32:64-v128:32:128-a0:0:32-n32-S32"6target triple = "thumbv7-apple-ios3.0.0"7 8;CHECK-LABEL: @foo(9;CHECK: load <4 x i32>10;CHECK-NOT: load <4 x i32>11;CHECK: ret12;SWIFT-LABEL: @foo(13;SWIFT: load <4 x i32>14;SWIFT: load <4 x i32>15;SWIFT: ret16define i32 @foo(ptr nocapture %A, i32 %n) nounwind readonly ssp {17 %1 = icmp sgt i32 %n, 018 br i1 %1, label %.lr.ph, label %._crit_edge19 20.lr.ph: ; preds = %0, %.lr.ph21 %i.02 = phi i32 [ %5, %.lr.ph ], [ 0, %0 ]22 %sum.01 = phi i32 [ %4, %.lr.ph ], [ 0, %0 ]23 %2 = getelementptr inbounds i32, ptr %A, i32 %i.0224 %3 = load i32, ptr %2, align 425 %4 = add nsw i32 %3, %sum.0126 %5 = add nsw i32 %i.02, 127 %exitcond = icmp eq i32 %5, %n28 br i1 %exitcond, label %._crit_edge, label %.lr.ph29 30._crit_edge: ; preds = %.lr.ph, %031 %sum.0.lcssa = phi i32 [ 0, %0 ], [ %4, %.lr.ph ]32 ret i32 %sum.0.lcssa33}34 35; Verify the register limit. On arm we don't have 16 allocatable registers.36;SWIFTUNROLL-LABEL: @register_limit(37;SWIFTUNROLL: load i3238;SWIFTUNROLL-NOT: load i3239define i32 @register_limit(ptr nocapture %A, i32 %n) {40 %1 = icmp sgt i32 %n, 041 br i1 %1, label %.lr.ph, label %._crit_edge42 43.lr.ph:44 %i.02 = phi i32 [ %5, %.lr.ph ], [ 0, %0 ]45 %sum.01 = phi i32 [ %4, %.lr.ph ], [ 0, %0 ]46 %sum.02 = phi i32 [ %6, %.lr.ph ], [ 0, %0 ]47 %sum.03 = phi i32 [ %7, %.lr.ph ], [ 0, %0 ]48 %sum.04 = phi i32 [ %8, %.lr.ph ], [ 0, %0 ]49 %sum.05 = phi i32 [ %9, %.lr.ph ], [ 0, %0 ]50 %sum.06 = phi i32 [ %10, %.lr.ph ], [ 0, %0 ]51 %2 = getelementptr inbounds i32, ptr %A, i32 %i.0252 %3 = load i32, ptr %2, align 453 %4 = add nsw i32 %3, %sum.0154 %5 = add nsw i32 %i.02, 155 %6 = add nsw i32 %3, %sum.0256 %7 = add nsw i32 %3, %sum.0357 %8 = add nsw i32 %3, %sum.0458 %9 = add nsw i32 %3, %sum.0559 %10 = add nsw i32 %3, %sum.0560 %exitcond = icmp eq i32 %5, %n61 br i1 %exitcond, label %._crit_edge, label %.lr.ph62 63._crit_edge: ; preds = %.lr.ph, %064 %sum.0.lcssa = phi i32 [ 0, %0 ], [ %4, %.lr.ph ]65 %sum.1.lcssa = phi i32 [ 0, %0 ], [ %6, %.lr.ph ]66 %sum.2.lcssa = phi i32 [ 0, %0 ], [ %7, %.lr.ph ]67 %sum.4.lcssa = phi i32 [ 0, %0 ], [ %8, %.lr.ph ]68 %sum.5.lcssa = phi i32 [ 0, %0 ], [ %9, %.lr.ph ]69 %sum.6.lcssa = phi i32 [ 0, %0 ], [ %10, %.lr.ph ]70 ret i32 %sum.0.lcssa71}72